本發(fā)明涉及非易失性存儲裝置，更詳細而言涉及防止非易失性存儲裝置的誤寫入的功能。

背景技術：

圖3是現有的非易失性存儲裝置的寫入電路的框圖。

現有的寫入電路40具備：控制電路41；時鐘計數器42；越程（overrun）檢測電路43；狀態(tài)寄存器44；以及輸出電路45。

以串行接口進行通信的非易失性存儲裝置，通過如以下的處理向存儲器單元寫入數據。在使芯片選擇（cs）信號有效后，若向時鐘（sck）端子輸入時鐘，則同時向數據輸入（di）端子依次輸入寫入指令、地址、寫入數據。而且，若使cs信號無效而經過既定寫入時間，則結束對存儲器單元的數據寫入處理。

越程檢測電路43比較從控制電路41取得的既定時鐘數和從時鐘計數器42取得的實際時鐘數。在此，向sck端子混入噪聲從而時鐘數變得比規(guī)定數多的情況下，越程檢測電路43檢測出越程，在狀態(tài)寄存器44設置越程檢測標志。然后，非易失性存儲裝置取消寫入處理。

另外，狀態(tài)寄存器44的越程檢測標志通過輸出電路45向數據輸出（do）端子輸出，從而能夠使外部的主機（master）側識別時鐘的越程。而且，通過越程檢測標志因cs信號的再輸入等而復位，因此主機能夠重新進行寫入處理。

現有技術文獻

專利文獻

專利文獻1：日本特開2005－71512號公報。

技術實現要素：

發(fā)明要解決的課題

然而，現有的非易失性存儲裝置由于在重新進行的寫入處理中，其噪聲耐受性不變，因此同樣具有寫入處理失敗的可能性高、重復幾次相同處理而寫入處理時間會變長的問題。

本發(fā)明為解決以上那樣的課題而構思，用于實現噪聲耐受性高的防誤寫入功能。

用于解決課題的方案

為了解決現有的課題，本發(fā)明的具備防誤寫入功能的非易失性存儲裝置采用如下的結構。

一種非易失性存儲裝置，其特征在于，具備：在時鐘端子并聯連接的第一開關和第一噪聲濾波器電路；根據從數據輸入端子輸入的數據對指令進行解碼的指令解碼器電路；比較從所述時鐘端子輸入的時鐘數和規(guī)定數而檢測時鐘數的異常、若檢測到異常則輸出異常檢測信號的時鐘脈沖監(jiān)視器電路；接受所述異常檢測信號而設置異常檢測標志的時鐘脈沖監(jiān)視器寄存器；將所述異常檢測標志向外部輸出的輸出電路；以及按照所述異常檢測標志切換第一狀態(tài)和第二狀態(tài)的模式選擇電路，

所述第一狀態(tài)是所述第一開關導通而所述第一噪聲濾波器電路無效，所述第二狀態(tài)是所述第一開關截止而所述第一噪聲濾波器電路有效，

所述異常檢測標志被設置后的數據讀取期間為所述第二狀態(tài)。

發(fā)明效果

依據本發(fā)明的具備防誤寫入功能的非易失性存儲裝置，以在cs端子和sck端子具備噪聲濾波器電路，在重新進行寫入處理前使噪聲濾波器電路有效的方式構成，因此提高非易失性存儲裝置的噪聲耐受性。因而，能夠提高寫入處理的成功的可能性，并能縮短寫入處理時間。

附圖說明

圖1是本實施方式的非易失性存儲裝置的寫入電路的框圖。

圖2是示出本實施方式的非易失性存儲裝置的寫入電路的動作的時間圖。

圖3是現有的非易失性存儲裝置的寫入電路的框圖。

具體實施方式

以下，參照附圖，對本實施方式進行說明。

圖1是本實施方式的非易失性存儲裝置的寫入電路的框圖。

本實施方式的寫入電路10具備：時鐘脈沖監(jiān)視器電路11；指令解碼器電路12；時鐘脈沖監(jiān)視器寄存器13；輸出電路14；模式選擇電路（d型觸發(fā)器及and電路）15；噪聲濾波器電路16及18；以及開關電路17及19。

噪聲濾波器電路16和開關電路17并聯連接，在芯片選擇（cs）端子與時鐘脈沖監(jiān)視器電路11及指令解碼器電路12的第一輸入端子之間設置。噪聲濾波器電路18和開關電路19在時鐘（sck）端子與時鐘脈沖監(jiān)視器電路11及指令解碼器電路12的第二輸入端子之間設置。指令解碼器電路12在數據輸入（di）端子連接有第三輸入端子。時鐘脈沖監(jiān)視器電路11的輸出端子與時鐘脈沖監(jiān)視器寄存器13的輸入端子連接。時鐘脈沖監(jiān)視器寄存器13的輸出端子與輸出電路14的第一輸入端子和模式選擇電路15的第一輸入端子連接。指令解碼器電路12的第一輸出端子與時鐘脈沖監(jiān)視器寄存器13的輸入端子連接，第二輸出端子與輸出電路14的第二輸入端子和模式選擇電路15的第二輸入端子連接。模式選擇電路15在第三輸入端子連接有cs端子，輸出端子與開關電路17及19的控制端子連接。輸出電路14在輸出端子連接有數據輸出（do）端子。模式選擇電路15內部如以下那樣連接。and電路在輸入端子連接有第一輸入端子和第二輸入端子，輸出端子與d型觸發(fā)器的數據（d）端子連接。d型觸發(fā)器的時鐘（c）端子與第三輸入端子連接，輸出（q）端子與輸出端子連接。

時鐘脈沖監(jiān)視器電路11檢測對sck端子混入噪聲且時鐘數多于規(guī)定數的情況、或對cs端子混入噪聲且時鐘數少于規(guī)定數的情況，輸出異常檢測（cpmd）信號，從而取消寫入處理。指令解碼器電路12根據時鐘和向di端子輸入的數據對指令進行解碼，輸出與指令對應的信號，即從第一輸出端子輸出寫入（wr）信號，從第二輸出端子輸出時鐘脈沖監(jiān)視器寄存器13的讀?。╮d）信號。時鐘脈沖監(jiān)視器寄存器13接受時鐘脈沖監(jiān)視器電路11的cpmd信號，設置異常檢測標志從而輸出表示其狀態(tài)的（cpm）信號。輸出電路14向do端子輸出時鐘脈沖監(jiān)視器寄存器13的異常檢測標志等。模式選擇電路15輸出根據cpm信號和rd信號切換通常模式和噪聲對策模式的模式選擇（mode）信號。開關電路17及19接受模式選擇電路15切換到噪聲對策模式的情況，截止而使噪聲濾波器電路16及18有效。

此外，圖1的寫入電路10對于存儲器（數據存放部）、數據寄存器等的電路和存儲器數據的讀取功能進行省略。

如上述的寫入電路10如以下那樣進行動作，具有噪聲耐受性高的防誤寫入功能。

以串行接口進行通信的非易失性存儲裝置，通過如以下的處理向存儲器單元寫入數據。在使芯片選擇（cs）信號有效之后，向sck端子輸入時鐘，同時，向di端子依次輸入寫入指令、地址、寫入數據。而且，若使cs信號無效并經過既定寫入時間，則結束對存儲器單元的數據寫入處理。

圖2是示出本實施方式的非易失性存儲裝置的寫入電路的動作的時間圖。

圖2的時間圖示出寫入處理中在sck端子產生噪聲的狀態(tài)。

＜寫入處理1＞

寫入處理1的期間為定時t1到t3的期間。wr信號在指令解碼器電路12識別寫入指令的定時t2成為h（高）。此后，在定時t2到t3的期間若在sck端子產生噪聲從而成為時鐘異常，則時鐘脈沖監(jiān)視器電路11在cs信號下降的定時t3進行檢測，輸出h（高）的cpmd信號。時鐘脈沖監(jiān)視器寄存器13在cpmd信號成為h（高）時，設置異常檢測標志，輸出h（高）的cpm信號。

＜時鐘脈沖監(jiān)視器寄存器讀取處理1＞

時鐘脈沖監(jiān)視器寄存器讀取處理1處于定時t4到t6的期間。rd信號在指令解碼器電路12識別讀取指令的定時t5成為h（高）。然后，在定時t5到t6的期間從輸出電路14輸出h（高）的cpm信號。在cs信號下降的定時t6，cpm信號和rd信號均為h（高），因此模式選擇電路15的d型觸發(fā)器的d端子的輸入成為h（高），并且mode信號成為h（高）。因此，切換到噪聲對策模式，開關17及19截止，噪聲濾波器電路16及18變有效。

此外，在本實施方式中，將使cpmd信號成為l（低）的定時設為cs信號的上升沿，但是只要cpm信號在更新之前處于l（低）即可。

＜寫入處理2＞

寫入處理2的期間為定時t7到t9的期間。wr信號在指令解碼器電路12識別寫入指令的定時t8成為h（高）。此時，時鐘脈沖監(jiān)視器寄存器13復位且cpm信號成為l（低）。由于在該期間為噪聲對策模式，且cs端子和sck端子的噪聲濾波器電路16及18為有效，因此噪聲耐受性較高且正常結束寫入處理。時鐘脈沖監(jiān)視器電路11在cs信號下降的定時t9不檢測時鐘的異常，因此維持l（低）的cpmd信號。進而，由于cpm信號和rd信號均為l（低），所以模式選擇電路15的d型觸發(fā)器的d端子的輸入成為l（低），mode信號成為l（低）。因此，開關17及19導通，返回到噪聲濾波器電路16及18變無效的通常模式。而且，寫入電路10從定時t9起執(zhí)行對存儲器單元的數據寫入。

＜時鐘脈沖監(jiān)視器寄存器讀取處理2＞

時鐘脈沖監(jiān)視器寄存器讀取處理2的期間為定時t10到t12的期間。rd信號在指令解碼器電路12識別讀取指令的定時t11成為h（高）。而且，在定時t11到t12的期間從輸出電路14輸出l（低）的cpm信號。

如以上說明的那樣，在本實施方式中，時鐘脈沖監(jiān)視器寄存器13的異常檢測標志，通過輸出電路14向數據do端子輸出，因此能夠使外部的主機側識別時鐘的異常。而且，異常檢測標志通過cs信號的再輸入等而復位，因此主機能夠重新進行寫入處理。此時，寫入電路10因為噪聲濾波器電路16及18變有效，所以噪聲耐受性高但處理速度下降。因此，主機使時鐘的速度變慢而重新進行寫入處理。通過這樣，能夠使重新進行的寫入處理確實成功。此外，寫入電路10在重新寫入結束后返回通常模式，因此以后的寫入處理的速度不會下降。

此外，本實施方式的寫入電路10只要能實現如上述的功能，就不限于還包含圖1所示的邏輯的電路構成或圖2所示的時間圖。例如，噪聲濾波器電路和開關電路僅設在sck端子也可。

標號說明

10　寫入電路

11　時鐘脈沖監(jiān)視器電路

12　指令解碼器電路

13　時鐘脈沖監(jiān)視器寄存器

14　輸出電路

15　模式選擇電路

16、18　噪聲濾波器電路

17、19　開關。