包括說明書、附圖和摘要的、于2015年10月23日提交的日本專利申請No.2015-208680的公開的全部內(nèi)容以引用方式并入本文中。

技術(shù)領(lǐng)域

本發(fā)明涉及多端口存儲器、已經(jīng)裝載了多端口存儲器的半導(dǎo)體裝置、和用作設(shè)計半導(dǎo)體裝置的LSI(大規(guī)模集成電路)設(shè)計支持系統(tǒng)中的庫的存儲器宏單元，并且特別地，涉及在受干擾狀態(tài)下有利地執(zhí)行測試的多端口存儲器和對在受干擾狀態(tài)下所涉及的在多端口存儲器上執(zhí)行的測試中有利地利用的半導(dǎo)體裝置和存儲器宏單元。

背景技術(shù)：

在對雙端口SRAM(靜態(tài)隨機存取存儲器)(下文中，被簡稱為DP-SRAM)執(zhí)行的測試中，已知同一存儲器單元(也就是說，一個存儲器單元)從兩個端口進行存取的所謂受干擾狀態(tài)是使操作定時余量減小的最差狀態(tài)中的一種。受干擾狀態(tài)意指以下狀態(tài)，其中當(dāng)激活(active)了耦合到同一存儲器單元的多條字線時，已經(jīng)使用了一條字線的端口的讀余量和/或?qū)懹嗔勘犬?dāng)不激活其他字線時的一個或多個余量更劣化。作為測試對象的端口將被稱為測試端口并且激活其他字線的端口將被稱為干擾端口。

在日本未審專利申請公開No.2010-80001和Yuichiro Ishii等人的“A 28nm Dual-Port SRAM Macro With Screening Circuitry Against Write-Read Disturb Failure Issues”(IEEE J.Solid-State Circuits,U.S.A.,Institute of Electrical and Electronics Engineers，2011年11月，第46卷，第11期，第2535-2544頁)中，公開了被配置為調(diào)節(jié)激活干擾端口側(cè)和測試端口側(cè)上的字線以酌情給出受干擾狀態(tài)的定時的這種電路。當(dāng)激活干擾端口側(cè)上的字線并且受干擾狀態(tài)已經(jīng)達到其飽和水平時，激活測試端口側(cè)上的字線。

在日本未審專利申請公開No.2008-299991中，公開了一種DP-SRAM，該DP-SRAM調(diào)節(jié)基于延遲控制信號來激活兩個端口的字線的定時。

在日本未審專利申請公開No.2009-64532中，公開了一種DP-SRAM，BIST(內(nèi)建自測)電路已經(jīng)耦合到該DP-SRAM。當(dāng)輸入指示從兩個端口同時進行存取的測試模式信號時，BIST電路中的地址圖案生成電路生成地址信號AA[0:a]和AB[0:a]，A端口和B端口二者用地址信號AA[0:a]和AB[0:a]來選擇同一存儲器單元并且供應(yīng)如此生成的對DP-SRAM的A端口和B端口的輸入端子進行尋址的地址信號。

技術(shù)實現(xiàn)要素：

本發(fā)明的發(fā)明人等人審閱日本未審專利申請公開No.2010-80001、No.2008-299991和No.2009-64532和Yuichiro Ishii等人的“A 28nm Dual-Port SRAM Macro With Screening Circuitry Against Write-Read Disturb Failure Issues”(IEEE J.Solid-State Circuits,U.S.A.,Institute of Electrical and Electronics Engineers，2011年11月，第46卷，第11期，第2535-2544頁)后，發(fā)現(xiàn)存在如下待解決的新問題。

盡管在日本未審專利申請公開No.2010-80001和No.2008-299991和Yuichiro Ishii等人的“A 28nm Dual-Port SRAM Macro With Screening Circuitry Against Write-Read Disturb Failure Issues”(IEEE J.Solid-State Circuits,U.S.A.,Institute of Electrical and Electronics Engineers，2011年11月，第46卷，第11期，第2535-2544頁)中公開了調(diào)節(jié)字線激活定時的電路機構(gòu)，但針對適于激活耦合到一個存儲器單元的多條字線的地址信號輸入方法，沒有進行任何描述。通常，多端口存儲器被配置為，使多個訪問主體可以相互獨立地訪問多個端口。例如，多個CPU(中央處理單元)耦合到互不相同的端口并且相互獨立地和/或相互異步地訪問多端口存儲器。

因此，為了實現(xiàn)多端口存儲器中的受干擾狀態(tài)，除了諸如例如日本未審專利申請公開No.2010-80001和No.2008-299991和Yuichiro Ishii等人的“A 28nm Dual-Port SRAM Macro With Screening Circuitry Against Write-Read Disturb Failure Issues”(IEEE J.Solid-State Circuits,U.S.A.,Institute of Electrical and Electronics Engineers，2011年11月，第46卷，第11期，第2535-2544頁)中描述的調(diào)節(jié)字線激活定時之外，還請求將適于激活耦合到一個存儲器單元的多條字線的地址信號同時輸入多個端口中。然而，這里“同時”意指致力于同一訪問周期，不意指物理和算術(shù)上嚴格的一天內(nèi)的同一時間。

由于在許多情況下使用同一地址值來激活耦合到一個存儲器單元的多條字線，因此請求將同一地址值輸入多個端口的地址端子。然而，由于在正常操作中訪問多個端口的多個訪問主體如以上提到地相互獨立地操作，因此難以將同一地址值同時輸入多個端口的地址端子。例如，難以進行配置使得相互異步操作并且相互獨立的多個CPU(在同一訪問周期中)同時發(fā)出同一地址。

另一方面，允許通過將諸如例如日本未審專利申請公開No.2009-64532中公開的BIST耦合到多端口存儲器，將同一地址同時輸入多個端口。然而，由于BIST本身由標(biāo)準(zhǔn)單元加以配置，因此就芯片面積而言帶給存儲器的開銷大。特別地，小存儲器容量帶給存儲器的開銷增大。

高度有益的是提供一種多端口存儲器，該多端口存儲器能夠通過耦合到一個端口的一個訪問主體形成受干擾狀態(tài)并且在不利用BIST電路的情況下獨立進行操作。

雖然以下將描述用于如上所述地解決主題的問題的措施，但根據(jù)本說明書的描述和附圖，本發(fā)明的其他主題和新穎特征將變得清楚。

將如下描述根據(jù)一個實施例的多端口存儲器。

也就是說，根據(jù)一個實施例的所述多端口存儲器包括存儲器單元、第一字線和第二字線、第一位線和第二位線、第一地址端子和第二地址端子、地址控制電路等并且具有第一操作模式和第二操作模式。所述多端口存儲器被如下地配置。

分別地，所述第一字線被激活，由此所述存儲器單元電耦合到所述第一位線，并且所述第二字線被激活，由此所述存儲器單元電耦合到所述第二位線。也就是說，所述第一字線和所述第二字線是能夠選擇同一存儲器單元的兩條字線。在所述第一操作模式下，所述地址控制電路基于輸入所述第一地址端子的第一地址信號來執(zhí)行關(guān)于是否激活所述第一字線的控制，并且基于輸入所述第二地址端子的第二地址信號來執(zhí)行關(guān)于是否激活所述第二字線的控制。也就是說，基于輸入所述第一地址端子的所述第一地址信號和輸入所述第二地址端子的所述第二地址信號，將所述第一字線和所述第二字線獨立于彼此進行控制。在所述第二操作模式下，所述地址控制電路基于輸入所述第一地址端子的所述第一地址信號來執(zhí)行關(guān)于是否激活耦合到同一存儲器單元的所述第一字線和所述第二字線的控制。

如下，將簡要描述通過以上提到的一個實施例而得到的有利效果。

也就是說，在所述第二操作模式下，可以僅僅通過經(jīng)由一個地址端子輸入地址信號，控制存儲器成為受干擾狀態(tài)，并且僅僅通過控制耦合到所述多端口存儲器的端口之一的訪問主體，變得可以在受干擾狀態(tài)下進行測試。

附圖說明

圖1是示意性示出根據(jù)第一實施例的多端口存儲器的配置的一個示例的框圖。

圖2是示出作為多端口存儲器的一個示例的DP-SRAM的存儲器單元的配置的一個示例的電路圖。

圖3是示出作為多端口存儲器的一個示例的DP-SRAM的整個配置的一個示例的示意圖。

圖4是示出根據(jù)第二實施例的DP-SRAM的一個示例的配置圖。

圖5是以真值表形式指示的根據(jù)第二實施例的DP-SRAM的操作的一個示例的說明性示圖。

圖6是示出時鐘生成器的操作的一個示例的定時圖。

圖7是示出根據(jù)第三實施例的DP-SRAM的一個示例的配置圖。

圖8是以真值表形式指示的根據(jù)第三實施例的DP-SRAM的操作的一個示例的說明性示圖。

圖9是示出根據(jù)第四實施例的DP-SRAM的一個示例的配置圖。

圖10是以真值表形式指示的根據(jù)第四實施例的DP-SRAM的操作的一個示例的說明性示圖。

圖11是示出根據(jù)第五實施例的DP-SRAM的一個示例的配置圖。

圖12是以真值表形式指示的根據(jù)第五實施例的DP-SRAM的操作的一個示例的說明性示圖。

圖13是示出已經(jīng)使用了根據(jù)第五實施例的DP-SRAM的系統(tǒng)配置的一個示例的示意圖。

圖14是示出利用多端口存儲器作為庫的LSI設(shè)計支持系統(tǒng)的一個配置示例的框圖。

具體實施方式

將參照附圖詳細描述本發(fā)明的優(yōu)選實施例。順帶一提，在用于示出本發(fā)明的實施例的所有附圖中，為具有相同功能的元件分派相同標(biāo)號并且省略對其的重復(fù)描述。在框圖和配置圖上繪制的對角線是意指所涉及的信號線由多條布線加以配置的所謂矢量表示。然而，還可以用多條布線配置沒有用矢量表示的信號線。另一方面，存在即使當(dāng)用矢量表示時也根據(jù)規(guī)范用一條布線實現(xiàn)信號線的情況。

第一實施例

圖1是示意性示出根據(jù)第一實施例的多端口存儲器100的配置的一個示例的框圖。圖1中示出的多端口存儲器100是包括k個端口的n條位線、m條字線的多端口存儲器(k、n和m均是正整數(shù))。多端口存儲器100包括存儲器單元陣列60、輸入/輸出電路50、地址控制電路10、地址端子XA1、XA2至XAK、控制信號端子Xctrl等。存儲器單元陣列60由排列成n行×m列的矩陣的存儲器單元MC_0_0至MC_0_n-1、MC_m-1_0至MC_m-1_n-1構(gòu)成。各存儲器單元MC由存儲1位信息和對應(yīng)于各個端口的多個傳輸門MT1、MT2、…(只示出MT1和MT2)的原存儲器單元PMC構(gòu)成。

在存儲器單元陣列60上，對應(yīng)于各個端口的m×k條字線WL1_0至WL1_m-1、WL2_0至WL2_m-1、…、WLk_0至WLk_m-1被連線并且n×k條位線BL1_0至BL1_n-1、BL2_0至BL2_n-1、…、BLk_0至BLk_n-1在這多條字線的正交方向上連線。存儲器單元布置在所涉及的字線和所涉及的位線相互交叉的點。對應(yīng)于第一端口的第一字線WL1_0至WL1_m-1與各端口對應(yīng)地被激活，由此與這些第一字線耦合的存儲器單元MC_0_0至MC_0_n-1分別電耦合到第一位線BL1_0至BL1_n-1。同樣地，對應(yīng)于第二端口的第二字線WL2_0至WL2_m-1被激活，由此與這些第二字線耦合的存儲器單元MC_0_0至MC_0_n-1分別電耦合到第二位線BL2_0至BL2_n-1。另外，類似于以上，對應(yīng)于第k端口的第k字線WLk_0至WLk_m-1被激活，由此與第k字線耦合的存儲器單元MC_0_0至MC_0_n-1分別電耦合到第k位線BLk_0至BLk_n-1。對于對應(yīng)于其他各個端口的字線，同樣如此。

地址信號A1、A2、…、Ak通過對應(yīng)于各個端口的地址端子XA1、XA2、…、Xak輸入地址控制電路10中并且各種控制信號通過控制信號端子Xctrl輸入地址控制電路10中。地址控制電路10基于已經(jīng)用輸入控制信號選擇的地址信號的值來激活字線WL1_0至WL1_m-1、WL2_0至WL2_m-1、…、WLk_0至WLk_m-1并且控制輸入/輸出電路50。輸入/輸出電路50執(zhí)行其自身和對應(yīng)于各個端口的數(shù)據(jù)輸入/輸出端子XD1、XD2、…、XDk中的每個之間的數(shù)據(jù)D1、D2、…、Dk的輸入/輸出。輸入/輸出電路50驅(qū)動對應(yīng)的位線，以基于通過控制信號端子Xctrl輸入的各種控制信號，將數(shù)據(jù)從存儲器單元陣列60讀取到所涉及的位線上并且將數(shù)據(jù)輸出到對應(yīng)的數(shù)據(jù)輸入/輸出端子或者將已經(jīng)通過數(shù)據(jù)輸入/輸出端子輸入的數(shù)據(jù)寫入存儲器單元陣列60中的與所選擇字線的各位線對應(yīng)的存儲器單元中。

盡管不受特別限制，但使用例如熟知的CMOSFET(互補型金屬氧化物半導(dǎo)體場效應(yīng)晶體管)半導(dǎo)體制造技術(shù)，將多端口存儲器100裝載到形成在諸如硅等的單一半導(dǎo)體襯底上的LSI上。在這種情況下，可以將多端口存儲器100的電路信息、布局信息、和設(shè)計信息(諸如，將取決于電路、布局等確定的性能等)設(shè)置為LSI設(shè)計支持系統(tǒng)的庫中包括的存儲器宏單元。將在第六實施例中詳細描述這一點。

根據(jù)第一實施例的多端口存儲器100具有多種操作模式，包括第一操作模式和第二操作模式(modeA、modeB)。

第一操作模式modeA是例如正常操作模式，地址控制電路10在這種操作模式下執(zhí)行逐個端口獨立的控制。也就是說，地址控制電路10執(zhí)行關(guān)于是否基于通過對應(yīng)于各端口的地址端子輸入的地址信號來激活對應(yīng)端口的字線的控制。例如，地址控制電路10執(zhí)行關(guān)于是否基于輸入地址端子XA1的地址信號A1來激活對應(yīng)于第一端口的字線WL1_0至WL1_m-1中的一條以及是否基于輸入地址端子XA2的地址信號A2來激活對應(yīng)于第二端口的字線WL2_0至WL2_m-1中的一條的控制。

第二操作模式modeB是例如在受干擾狀態(tài)下執(zhí)行的存儲器測試的操作模式，并且地址控制電路10執(zhí)行關(guān)于激活與測試主體端口的存儲器單元耦合的其他端口的字線的控制。通過響應(yīng)于從測試主體端口對所涉及存儲器單元的訪問，激活與以上相同的存儲器單元耦合并且對應(yīng)于其他端口的字線來創(chuàng)建受干擾狀態(tài)。也就是說，地址控制電路10執(zhí)行關(guān)于是否基于通過對應(yīng)于所涉及測試主體端口的地址端子輸入的地址信號來激活測試主體端口的字線的控制，還執(zhí)行關(guān)于是否激活干擾側(cè)端口的字線的控制。例如，在第二操作模式modeB中，地址控制電路10基于輸入地址端子XA1的地址信號A1執(zhí)行控制，以激活對應(yīng)于第一端口的字線WL1_0至WL1_m-1中的一條并且激活耦合到與以上相同的存儲器單元并且對應(yīng)于第二端口的字線WL2_0至WL2_m-1中的一條。

由此，在第二操作模式modeB中，僅通過經(jīng)由一個端口的地址端子輸入地址信號，變得可以控制存儲器至受干擾狀態(tài)，并且僅通過控制與多端口存儲器的端口中的一個耦合的訪問主體，變得可以在受干擾狀態(tài)下執(zhí)行存儲器測試。

另外，可包括第三操作模式modeC。第三操作模式也是在受干擾狀態(tài)下執(zhí)行存儲器測試的操作模式。在第三操作模式modeC中，地址控制電路10將與第二操作模式modeB中的測試對象端口不同的端口設(shè)置為測試對象端口并且執(zhí)行控制，以激活與所涉及存儲器單元耦合并且對應(yīng)于其他端口的字線。例如，在第三操作模式modeC中，地址控制電路10基于輸入地址端子XA2的地址信號A2執(zhí)行控制，以激活對應(yīng)于第一端口的字線WL1_0至WL1_m-1中的一條并且激活耦合到與以上相同的存儲器單元并且對應(yīng)于第二端口的字線WL2_0至WL2_m-1中的一條。由此，從第二端口進行的訪問被設(shè)置為測試對象并且第一端口用作干擾側(cè)端口。

在包括至少三個端口的這種端口存儲器中，至少一個端口用作一個測試對象端口的干擾側(cè)端口，由此變得可以在受干擾狀態(tài)下執(zhí)行存儲器測試。在所有端口的操作相互獨立執(zhí)行的規(guī)范的多端口存儲器中，當(dāng)激活除了測試對象端口外的所有端口的字線時，這導(dǎo)致最差的受干擾狀態(tài)。在這種情況下，地址控制電路10基于測試對象端口的地址，激活耦合到與以上相同的存儲器單元并且對應(yīng)于其他端口的字線。另一方面，在對端口之間/端口之中的同時訪問施加一些限制的這種多端口存儲器中，可限定操作模式，以在限制的范圍內(nèi)創(chuàng)建最差的受干擾狀態(tài)并且可安裝應(yīng)對這種情形的地址控制電路10。

參照附圖在第一實施例中描述的配置僅僅是一個示例。在包括至少兩個端口的條件下，端口的數(shù)量k是可選的。另外，字線的數(shù)量m并且位線的數(shù)量n也是可選的。不必要求各端口具有寫功能和讀功能兩者并且可選地可逐個端口地限定功能。另外，位線可具有通過正邏輯信號布線和負邏輯信號布線這兩個信號布線傳輸1位信息的互補配置。在這種情況下，在與對應(yīng)于只讀端口的位線耦合的存儲器單元中，還可包括放大讀出信號的緩沖器晶體管。另外，存儲器單元的類型是可選的，而不管是易失性類型還是非易失性類型。存儲器單元可以是SRAM、DRAM(動態(tài)隨機存取存儲器)、電可覆寫或不可覆寫ROM(只讀存儲器)等。在多端口存儲器中，端口的數(shù)量k是2(端口數(shù)量k＝2)并且存儲器由SRAM構(gòu)成的這種多端口存儲器被特別地稱為雙端口SRAM(DP-SRAM)。

在以下第二實施例至第五實施例中的每個中，雖然將描述DP-SRAM的詳細實施例，但可以將它擴展至端口的數(shù)量k是至少3的多端口存儲器或者還可以可選地將它變成除了SRAM外的類型的存儲器。

第二實施例

圖2是示出作為多端口存儲器的一個示例的DP-SRAM的存儲器單元MC的配置的一個示例的電路圖。將在兩個端口被稱為“A端口”和“B端口”的情況下進行描述。為了將包括六個MOS-SRAM的典型存儲器單元配置為雙端口存儲器，通過添加用作傳輸門的兩個MOSFET，用8個MOSFET配置存儲器單元。均由兩個MOSFET(M1和M2、M3和M4)構(gòu)成的兩個反相器安裝在電源和地電勢源之間，使共同的輸出端子耦合到配合的輸入端子，以構(gòu)成一個原存儲器元件(對應(yīng)于圖1中的PMC)。均由兩個傳輸門M5和M6和M7和M8構(gòu)成的兩個傳輸門耦合到存儲器元件的兩個存儲器節(jié)點。與A端口對應(yīng)的字線WLA和互補的位線BLA和/BLA和與B端口對應(yīng)的字線WLB和互補的位線BLA和/BLA被連線。字線WLA耦合到傳輸門M5和M7的柵極端子。當(dāng)激活字線WLA時，存儲器單元的存儲器節(jié)點電耦合到位線BLA和/BLA。字線WLB耦合到傳輸門M6和M8的柵極端子。當(dāng)激活字線WLB時，存儲器單元的存儲器節(jié)點電耦合到位線BLB和/BLB。

圖3是示出作為多端口存儲器的一個示例的DP-SRAM 100的整個配置的一個示例的示意圖。DP-SRAM 100包括存儲器單元陣列60、對應(yīng)于A端口的輸入/輸出電路A(51)、控制電路A(11)和字驅(qū)動器A(13)和對應(yīng)于B端口的輸入/輸出電路B(52)、控制電路B(12)和字驅(qū)動器B(14)。輸入/輸出電路A(51)和輸入/輸出電路B(52)是圖1中的輸入/輸出電路50的配置示例，并且控制電路A(11)和控制電路B(12)、和字驅(qū)動器A(13)和字驅(qū)動器B(14)是圖1中示出的地址控制電路10的配置示例。輸入/輸出電路A(51)和輸入/輸出電路B(52)均包括被省略的位線驅(qū)動電路、感測放大器和預(yù)充電電路并且分別耦合到位線BLA和/BLA和位線BLB和/BLB。字驅(qū)動器A(13)和字驅(qū)動器B(14)分別耦合到字線WLA和字線WLB。字線WLB和WLA均被圖示為多條字線(圖1中，m條線)中的一個。字驅(qū)動器A(13)和字驅(qū)動器B(14)分別受控制電路A(11)和控制電路B(12)控制，由此各自激活對應(yīng)于各端口的多條字線中的一條或多條字線?？刂齐娐稟(11)和控制電路B(12)控制由輸入/輸出電路A(51)和輸入/輸出電路B(52)并行執(zhí)行的位線預(yù)充電、位線驅(qū)動和/或感測放大器激活等。

圖4是示出根據(jù)第二實施例的DP-SRAM 100的一個示例的配置圖。DP-SRAM 100包括存儲器單元陣列60、對應(yīng)于A端口的輸入/輸出電路A(51)、控制電路A(11)和字驅(qū)動器A(13)和對應(yīng)于B端口的輸入/輸出電路B(52)、控制電路B(12)和字驅(qū)動器B(14)。

A端口側(cè)控制電路A(11)包括輸入/輸出控制電路A(15)、預(yù)充電控制電路A(17)、預(yù)解碼器A(19)、時鐘生成器A(21)、地址選擇電路A(23)、時鐘選擇電路A(27)等，并且地址信號AA、A端口使能(enable)信號CEA和A端口時鐘信號CLKA被輸入控制電路A(11)。另外，測試使能信號TME也被輸入控制電路A(11)。另一方面，B端口側(cè)控制電路B(12)包括輸入/輸出控制電路B(16)、預(yù)充電控制電路B(18)、預(yù)解碼器B(20)、時鐘生成器B(22)、地址選擇電路B(24)、時鐘選擇電路B(28)等，并且地址信號AB、B端口使能信號CEB和B端口時鐘信號CLKB被輸入控制電路B(12)。測試時鐘信號TCLK和選擇信號SELT被共同輸入控制電路A(11)和控制電路B(12)，由此分別控制A端口側(cè)上的輸入/輸出電路A(51)和字驅(qū)動器A(13)和B端口側(cè)上的輸入/輸出電路B(52)和字驅(qū)動器B(14)。

信號TAA和TCEA從A端口側(cè)控制電路A(11)供應(yīng)到B端口側(cè)控制電路B(12)并且信號TAB和TCEB從B端口側(cè)控制電路B(12)供應(yīng)到A端口側(cè)控制電路A(11)。信號TAA和TAB是在進行干擾測試時從測試側(cè)傳遞到干擾側(cè)的地址信號，信號TCEA和TCEB是在進行干擾測試時用于激活從測試側(cè)發(fā)送到干擾側(cè)的時鐘信號的信號。

A端口側(cè)地址選擇電路A(23)將其自身的地址信號AA和從B端口側(cè)供應(yīng)的地址信號TAB中的一個視為選定地址信號SAA并且將信號SAA供應(yīng)到預(yù)解碼器A(19)。同樣地，B端口側(cè)地址選擇電路B(24)將其自身的地址信號AB和從A端口側(cè)供應(yīng)的地址信號TAA中的一個視為選定地址信號SAB并且將信號SAB供應(yīng)到預(yù)解碼器B(20)。預(yù)解碼器A(19)和預(yù)解碼器B(20)的解碼結(jié)果信號DAA和DAB被分別供應(yīng)到字驅(qū)動器A(13)和字驅(qū)動器B(14)，由此激活對應(yīng)的字線。

除了圖4之外，還將使用圖5描述DP-SRAM 100的操作。圖4中示出的邏輯電路是用于實現(xiàn)圖5中的真值表上列出的功能的電路的一個示例并且可以可選地改變，包括改變信號的正邏輯/負邏輯。

圖5是以真值表形式指示的根據(jù)第二實施例的DP-SRAM 100的操作的一個示例的說明性示圖。

當(dāng)選擇信號SELT是“0”時，這指示正常操作模式并且時鐘選擇電路A(27)和B(28)分別選擇時鐘信號CLKA和CLKB作為用于各個端口的操作時鐘信號。當(dāng)選擇信號SELT是“1”時，這指示測試模式并且時鐘選擇電路A(27)和B(28)二者選擇時鐘信號TCLK作為A端口和B端口之間公共的操作時鐘信號。在測試模式(SELT＝“1”)中，當(dāng)測試模式使能信號TME是“0”時，執(zhí)行正常存儲器測試，而當(dāng)信號TME是“1”時，執(zhí)行受干擾狀態(tài)下的存儲器測試。

在正常操作模式(SELT“0”)中，信號CEA和CEB用作獨立于彼此作用于A端口和B端口的端口使能信號，端口使能信號CEA使得在有效(assert)的狀態(tài)(“1”)下A端口與時鐘信號CLAK同步進行操作，端口使能信號CEB使得在有效的狀態(tài)(“1”)下B端口與時鐘信號CLAB同步進行操作。即使在測試模式(SELT＝“1”)中，信號CEA和CEB也用作在正常存儲器測試(TME＝“0”)中獨立于彼此作用于A端口和B端口的端口使能信號。然而，這兩個端口與測試時鐘信號TCLK同步進行操作。在測試模式(SELT＝“1”)中，另外，在受干擾狀態(tài)下執(zhí)行的存儲器測試(TME＝“1”)中，信號CEA和CEB用作用于指定測試對象端口和干擾端口的信號。這里，測試對象端口是實際上針對測試對存儲器單元進行訪問的端口，并且干擾端口是激活耦合到與以上相同的存儲器單元由此形成受干擾狀態(tài)的字線的端口。當(dāng)CEA＝“1”且CEB＝“0”時，A端口用作測試對象端口并且B端口用作干擾端口。相反地，當(dāng)CEA＝“0”且CEB＝“1”時，B端口用作測試對象端口并且A端口用作干擾端口。當(dāng)CEA＝“1”且CEB＝“1”時，這指示未受干擾的操作，而當(dāng)CEA＝“0”且CEB＝“0”時，這指示沒有端口被訪問的NOP(無操作)。

將更詳細地描述正常操作模式(SELT＝“0”)。盡管將只描述A端口的操作，但B端口的操作與A端口的操作相同，因為A端口和B端口彼此能異步并且獨立于彼此進行操作。由于SELT＝“0”，因此TEST＝“0”。這里，TEST是指示干擾測試模式的信號，TEST“1”指示干擾測試模式并且TEST“0”指示正常測試模式或正常操作模式。當(dāng)CEA＝“1”并且控制A端口至使能狀態(tài)時，導(dǎo)致CKEA＝“1”。然而，由于TEST＝“0”，因此TCEA＝“0”。這里，CKEA是用于激活時鐘信號的信號，并且當(dāng)CKEA＝“1”時，激活A(yù)端口側(cè)時鐘信號。TCEA是在干擾測試模式下用于激活從測試側(cè)發(fā)送到干擾側(cè)的時鐘信號的信號。盡管當(dāng)TCEA＝“1”時，時鐘信號激活信號TCEA激活相反側(cè)B端口的時鐘信號，但由于TEST＝“0”并因此TCEA＝“0”，所以對B端口側(cè)沒有施加影響。由于CKEA＝“1”，因此時鐘選擇電路A(27)選擇的時鐘信號CLKA被作為時鐘選擇信號SCKA輸出并且時鐘選擇信號SCKA被輸入時鐘生成器A(21)。從時鐘生成器A(21)輸出限定時鐘選擇信號SCKA的上升作為原點的內(nèi)部時鐘信號(ICKA)。隨后，將描述內(nèi)部時鐘信號ICKA的定時。A端口本身的地址信號AA是通過地址選擇電路A(23)選擇的并且被作為地址信號SAA供應(yīng)到預(yù)解碼器A(19)。字驅(qū)動器A(13)基于從預(yù)解碼器A(19)輸出的解碼結(jié)果信號DAA，激活對應(yīng)于地址信號AA的一條字線。使用內(nèi)部時鐘信號ICKA，限定字線激活的定時和輸入/輸出控制電路A(15)和預(yù)充電控制電路A(17)的操作定時。當(dāng)讀數(shù)據(jù)時，預(yù)充電控制電路A(17)進行操作，由此所涉及的位線被預(yù)充電并且對應(yīng)于地址信號AA的字線被激活。輸入/輸出控制電路A(15)進行操作，由此輸入/輸出電路A(51)中的感測放大器(未示出)進行操作并且從通過激活的字線選擇的存儲器單元讀出數(shù)據(jù)。當(dāng)寫數(shù)據(jù)時，對應(yīng)于地址信號AA的字線被激活并且輸入/輸出控制電路A(15)進行操作，由此輸入/輸出電路A(51)中的位線驅(qū)動電路(未示出)驅(qū)動所涉及的位線并且數(shù)據(jù)被寫入通過激活的字線選擇的存儲器單元。

將描述使用測試時鐘信號TCLK的正常存儲器測試模式(SELT＝“1”，TME＝“0”)。由于SELT＝“1”，因此當(dāng)時鐘選擇信號SCKA和SCKB和時鐘選擇信號SCKA和SCKB被輸入時鐘生成器A(21)和時鐘生成器B(22)時，輸出通過時鐘選擇電路A(27)和時鐘選擇電路B(28)選擇的測試時鐘信號TCLK。由此，DP-SRAM 100與測試時鐘信號TCLK同步操作。由于其他操作與以上提到的正常操作模式下的操作相同，因此省略對其的描述。

將描述干擾測試模式(SELT＝“1”，TME＝“1”)。

當(dāng)CEA＝“1”并且CEB＝“0”時，A端口用作測試對象端口并且B端口用作干擾端口。

在A端口側(cè)，CKEA＝“1”并且選擇測試時鐘信號TCLK作為時鐘選擇信號SCKA進行輸出，然后將時鐘選擇信號SCKA供應(yīng)到時鐘生成器A(21)。另外，IFA＝“0”并且選擇地址信號AA作為地址信號SAA進行輸出并且將地址信號SAA供應(yīng)到預(yù)解碼器A(19)。與由預(yù)解碼器A(19)用解碼結(jié)果信號DAA選擇的地址信號AA對應(yīng)的字線與從時鐘生成器A(21)輸出的內(nèi)部時鐘信號ICKA同步地激活并且輸入/輸出控制電路A(15)和預(yù)充電控制電路A(17)與內(nèi)部時鐘信號ICKA同步地操作，由此執(zhí)行對A端口側(cè)的數(shù)據(jù)讀出或數(shù)據(jù)寫入。另外，由于TCEA＝“1”，因此與對A端口側(cè)的存儲器訪問操作同時地，A端口側(cè)的地址信號AA被作為地址信號TAA發(fā)送。

在B端口側(cè)，由于CEB＝“0”，因此IFB＝“1”并且地址選擇電路B(24)選擇從A端口側(cè)發(fā)送的地址信號TAA(也就是說，取代B端口側(cè)的地址信號AB的A端口側(cè)的地址信號AA)并且將地址信號AA作為選擇信號SAB輸出并且選擇信號SAB被供應(yīng)到預(yù)解碼器B(20)。因此，另外，在B端口側(cè)，通過預(yù)解碼器B(20)選擇與A端口側(cè)相同的對應(yīng)于地址信號AA的字線并且通過字驅(qū)動器B(14)激活如此選擇的字線。另外，盡管B端口側(cè)的使能信號CEB是“0”(CEB＝“0”)，但從A端口側(cè)供應(yīng)的時鐘激活信號TCEA是“1”(TCEA＝“1”)因此CKEB＝“1”并且選擇時鐘信號TCLK作為B端口時鐘選擇信號SCKB并且時鐘選擇信號SCKB被供應(yīng)到時鐘生成器B(22)。時鐘生成器B(22)生成并且輸出與時鐘信號TCLK同步的B端口內(nèi)部時鐘信號ICKB。盡管字驅(qū)動器B(14)與內(nèi)部時鐘信號ICKB同步地操作，但IFB＝“1”，因此內(nèi)部時鐘信號ICKB沒有被發(fā)送到預(yù)充電控制電路B(18)和輸入/輸出控制電路B(16)。在輸入/輸出電路B(52)中，位線的預(yù)充電沒有被清零，對B端側(cè)既不執(zhí)行數(shù)據(jù)讀出，又不執(zhí)行數(shù)據(jù)寫入。

當(dāng)CEA＝“0”并且CEB＝“1”時，B端口用作測試對象端口并且A端口相反地用作干擾端口，并且與以上相同的方式進行操作。省略對其的描述。

當(dāng)CEA＝“0”并且CEB＝“0”時，TCEA＝“0”并且TCEB＝“0”并且CKEA＝“0”并且CKEB＝“0”，因此時鐘選擇信號SCKA和SCKB二者被固定于“0”并且時鐘生成器A(21)和時鐘生成器B(22)都不操作。A端口和B端口都不操作并且創(chuàng)建NOP狀態(tài)。

當(dāng)CEA＝“1”并且CEB＝“1”時，這指示未受干擾的操作。由于IFA＝“0”并且IFB＝“0”，因此地址信號AA被作為地址信號SAA發(fā)送并且地址信號AB被作為地址信號SAB發(fā)送。當(dāng)?shù)刂沸盘朅A不同于地址信號AB時，由于與對于A端口和B端口之間不同的存儲器單元耦合的字線被激活，因此沒有創(chuàng)建受干擾狀態(tài)。另外，即使地址信號AA與地址信號AB相同并且耦合到同一存儲器單元的字線被激活，當(dāng)沒有酌情調(diào)節(jié)用于激活字線的定時時，也難以執(zhí)行適宜的干擾測試。通常，因為由于端口之間的時鐘偏移，字線激活的定時彼此偏離，所以難以執(zhí)行適宜的干擾測試。

將描述時鐘生成器A(21)和B(22)?？梢酝ㄟ^采用例如日本未審專利申請公開No.2010-80001和Yuichiro Ishii等人的“A 28nm Dual-Port SRAM Macro With Screening Circuitry Against Write-Read Disturb Failure Issues”(IEEE J.Solid-State Circuits,U.S.A.,Institute of Electrical and Electronics Engineers，2011年11月，第46卷，第11期，第2535-2544頁)中公開的熟知電路配置來配置時鐘生成器A(21)和B(22)。

圖6是示出時鐘生成器的操作的一個示例的定時圖。盡管圖6示出時鐘生成器A(21)的波形的一個示例，但對于時鐘生成器B(22)而言，同樣如此。針對正常操作模式的時間段和測試操作模式的時間段中的每個示出與所選擇的時鐘信號SCK的一個周期對應(yīng)的波形。

在正常操作TEST＝低(“0”)水平并且IFA＝低(“0”)水平的時間段中，在信號傳播路徑已經(jīng)從時鐘選擇信號SCKA的上升起延遲了延遲d0之后，字線激活脈沖ICKA上升，然后在脈沖前行了脈沖寬度d1之后下降。按照這個操作，也就是說，在信號傳播因字驅(qū)動器A(13)延遲了之后，字線WLA被激活。脈寬d1是在時鐘生成器A(21)中生成的，具有使其變得可以酌情執(zhí)行數(shù)據(jù)讀取和數(shù)據(jù)寫入的值。

至于測試操作模式的時間段，用實線指示當(dāng)A端口用作測試對象時的波形，用虛線指示當(dāng)A端口用作干擾側(cè)時的波形。在測試操作模式的時間段中TEST＝高(“1”)水平，當(dāng)A端口處于測試側(cè)時，IFA＝低(“0”)水平，而當(dāng)A端口處于干擾側(cè)時，IFA＝高(“1”)水平。

當(dāng)A端口處于測試側(cè)并且IFA＝低(“0”)水平時，字線激活信號ICKA在時鐘選擇信號SCKA上升之后在信號傳播路徑的延遲d0后因延遲了da而上升，然后在傳播了與正常操作模式下的脈寬相同的脈寬d1之后下降。另一方面，當(dāng)A端口處于干擾側(cè)并且IFA＝高(“1”)水平時，字線激活信號ICKA在時鐘選擇信號SCKA上升之后因延遲了信號傳播路徑的d0而上升，然后在傳播了對應(yīng)于延遲da+d1+db的脈寬之后下降。這里，在時鐘生成器A(21)中生成延遲da和db。

如上所述，可以通過將A端口設(shè)置為測試對象并且將B端口設(shè)置為干擾側(cè)來執(zhí)行A端口的干擾測試。變得可以確實地使干擾側(cè)端口的字驅(qū)動器通過將延遲da和db設(shè)置成比端口之間的時鐘偏移的值大的值來執(zhí)行干擾操作。然而，擔(dān)心的是，延遲量過大會引起所謂的過度殺傷(overkill)，因為出現(xiàn)過量的干擾。例如，當(dāng)因數(shù)據(jù)寫操作中的比正常脈寬d1大得多的脈寬的干擾而阻礙了位線電平的反轉(zhuǎn)時，出現(xiàn)過量的干擾。要求酌情地限定或調(diào)節(jié)延遲da和db，以避免出現(xiàn)將不會在正常操作模式下出現(xiàn)的這種過量干擾。

如上所述，選擇在其自身端口的地址和用于驅(qū)動字線的配合端口的地址使用哪個地址的地址選擇電路被安裝在這兩個端口中的每個中并且測試中使用的地址從測試側(cè)端口傳遞到干擾側(cè)端口，以便只控制測試側(cè)端口，由此變得可以使干擾側(cè)端口執(zhí)行干擾操作。另外，控制激活字線的定時的時鐘生成器被安裝在端口中的每個中并且控制干擾側(cè)的字線，使得相比于正在激活測試側(cè)的字線的時間段，信號確實更早地上升并且確實更晚地下降，由此端口之間的時鐘偏移被吸收并且變得可以執(zhí)行適宜的干擾測試。另外，使用在正常操作模式下使用的端口使能信號CEA和CEB，以指定各端口是否作為測試側(cè)端口或干擾側(cè)端口操作，由此不要求添加專門用于干擾測試的控制信號和用于控制信號的端子。

在許多情況下，在以DP-SRAM為代表的多端口單元中，各個端口耦合到互不相同的訪問主體(諸如，CPU等)并且由各個訪問主體相互獨立地并且相互異步地進行訪問。因此，為了對多端口存儲器執(zhí)行干擾測試，按慣例，要求安裝諸如MBIST(內(nèi)建自測)等的專用測試電路。為了執(zhí)行干擾測試，要求操作耦合到相互協(xié)作的多個端口的訪問主體，以將從多個端口進行的存取相互同步。然而，實際上難以操作與互不相同的端口協(xié)作耦合的多個CPU，因為實際上，通常不允許添加只是用于測試的協(xié)作功能。

有利的是，地址選擇電路和時鐘生成器安裝在DP-SRAM 100的存儲器宏單元中。相比于例如通過使用標(biāo)準(zhǔn)單元等作為MBIST的功能的自動布置和布線，將地址選擇電路和時鐘生成器安裝在存儲器宏單元外部的情況，變得可以更加減小芯片面積。另外，由于當(dāng)設(shè)計宏單元的布局時安排好了電路的布置和布線，因此有助于進針對延遲的設(shè)計并且不要求采取大的定時余量。

第三實施例

圖7是示出根據(jù)第三實施例的DP-SRAM 100的一個示例的配置圖。包括地址解碼信號選擇電路A(25)和B(26)來取代圖4中示出的根據(jù)第二實施例的DP-SRAM 100中的地址選擇電路A(23)和B(24)。當(dāng)其自身側(cè)的預(yù)解碼器A(19)的解碼結(jié)果信號DAA被供應(yīng)到字驅(qū)動器A(13)時，地址解碼信號選擇電路A(25)將解碼結(jié)果信號DAA作為輸入信號PAA輸出，而當(dāng)解碼結(jié)果信號DAA被供應(yīng)到其他側(cè)的字驅(qū)動器B(14)時，地址解碼信號選擇電路A(25)將解碼結(jié)果信號DAA作為輸入信號PAB輸出。同樣地，當(dāng)其自身側(cè)的預(yù)解碼器B(20)的解碼結(jié)果信號DAB被供應(yīng)到字驅(qū)動器B(14)時，地址解碼信號選擇電路B(26)將解碼結(jié)果信號DAB作為輸入信號PAB輸出，而當(dāng)解碼結(jié)果信號DAB被供應(yīng)到其他側(cè)的字驅(qū)動器A(13)時，地址解碼信號選擇電路B(26)將解碼結(jié)果信號DAB作為輸入信號PAA輸出。當(dāng)解碼結(jié)果信號相互地從其配合的端口輸入時，控制從其自身側(cè)作為輸入信號PAA和PAB輸出的信號，使其具有高阻抗。由于其他配置和操作與第二實施例中的配置和操作相同，因此省略對其的描述。

由此，變得可以將預(yù)解碼器的解碼結(jié)果信號DAA和DAB作為輸入信號PAA和PAB分別傳遞到字驅(qū)動器A(13)和B(14)，以取代相互地傳遞地址信號TAA和TAB。

圖8是以真值表形式指示的根據(jù)第三實施例的DP-SRAM 100的操作的一個示例的說明性示圖。另外，在圖8中的真值表中，指示圖5中示出的根據(jù)第二實施例的DP-SRAM的操作的真值表中的列“地址選擇”被“預(yù)解碼信號選擇”取代。DP-SRAM以與根據(jù)第二實施例的DP-SRAM相同的方式進行操作，不同的是，采用預(yù)解碼結(jié)果取代地址作為中間值，從而應(yīng)對以上提到的電路配置的改變。

另外，在第三實施例中，表現(xiàn)出與以上提到的第二實施例的效果相同的有利效果。

第四實施例

圖9是示出根據(jù)第四實施例的DP-SRAM的一個示例的配置圖。包括有效強制電路A(29)和B(30)，以取代圖4中示出的根據(jù)第二實施例的DP-SRAM 100的地址選擇電路A(23)和B(24)和圖7中示出的根據(jù)第三實施例的DP-SRAM 100的地址解碼信號選擇電路A(25)和B(26)。有效強制電路A(29)和B(30)是將預(yù)解碼結(jié)果信號DAA和DAB分別與有效強制信號IFA和IFB逐位求或的邏輯電路。當(dāng)有效強制信號IFA被有效時，不管解碼結(jié)果DAA如何，A端口側(cè)的所有字線都被激活，并且致使從字驅(qū)動器A(13)輸出有效強制信號IFA。當(dāng)有效強制信號IFB被有效時，不管解碼結(jié)果DAB如何，B端口側(cè)的所有字線都被激活，并且致使從字驅(qū)動器B(14)輸出有效強制信號IFB。由于其他電路配置和操作與根據(jù)第二實施例和第三實施例的DP-SRAM 100的電路配置和操作相同，因此省略對其的描述。

由此，至于干擾側(cè)端口的字線，可以不僅激活耦合到存儲器單元的字線作為測試對象，而且激活干擾側(cè)端口的所有字線。

圖10是以真值表形式指示的根據(jù)第四實施例的DP-SRAM 100的操作的一個示例的說明性示圖。圖10中的真值表與指示圖8中示出的根據(jù)第三實施例的DP-SRAM的操作的真值表相同，不同的是，在干擾測試(SELT＝“1”和TME＝“1”)中，已經(jīng)被設(shè)置為干擾側(cè)的端口的“預(yù)解碼信號選擇”信號的所有位被強制設(shè)置成“1”，因為已經(jīng)為端口使能信號CEA和CEB指定了“0”。

由此，相比于第二實施例和第三實施例中的電路的電路規(guī)模，地址控制電路(10、11、12)的電路規(guī)模進一步減小。尤其是，字線數(shù)量小的多端口存儲器中，電路簡化的效果強。

順帶一提，有效強制電路A(29)和B(30)是當(dāng)所有的有效強制信號IFA和IFB和信號IAA和IAB都是正邏輯信號時的“將預(yù)解碼結(jié)果信號DAA和DAB分別與有效強制信號IFA和IFB逐位地求或的邏輯電路”的描述。當(dāng)這些信號中的一個或兩個變成一個或多個負邏輯信號時，相應(yīng)地酌情改變邏輯電路的配置。

第五實施例

圖11是示出根據(jù)第五實施例的DP-SRAM的一個示例的配置圖。在圖4中示出的根據(jù)第二實施例的DP-SRAM 100中，通過時鐘選擇電路A(27)和B(28)分別在其自身端口的時鐘信號CLKA和CLKB和測試時鐘信號TCLK之間執(zhí)行時鐘信號的選擇。相比之下，在第五實施例中，沒有使用測試時鐘信號TCLK并且時鐘信號CLKA和CLKB被類似地用于正常操作模式下的信號選擇。在干擾測試中，測試側(cè)的時鐘信號被傳遞到干擾側(cè)。時鐘信號CLKA和CLKB被輸入時鐘選擇電路A(27)并且使用有效強制信號IFA來選擇信號中的一個并且進行輸出。同樣地，時鐘信號CLKA和CLKB也被輸入時鐘選擇電路B(28)，并且使用有效強制信號IFB來選擇信號中的一個并且進行輸出。由此，測試時鐘信號TCLK的輸入被取消。另外，取代測試模式使能信號TME，逐端口地輸入測試模式使能信號TMEA和TMEB。由于其他配置和操作與第二實施例中的配置和操作相同，因此省略對其的描述。

圖12是以真值表形式指示的根據(jù)第五實施例的DP-SRAM的操作的一個示例的說明性示圖。刪除了指示圖5中示出的根據(jù)第二實施例的DP-SRAM的操作的真值表中的SELT、TME和TCLK的列，替代地，添加了TMEA和TMEB的列。盡管不管測試模式使能信號TMEA和TMEB中的哪個被有效，都執(zhí)行與圖5中的干擾測試中的操作相同的操作，但使用信號CLKA或CLKB作為時鐘信號來取代時鐘信號TCLK。在CEA＝“1”并且CEB＝“1”的未受干擾測試中，A端口側(cè)與時鐘信號CLKA同步地操作并且B端口側(cè)與時鐘信號CLKB同步地操作。當(dāng)CEA＝“1”并且CEB＝“0”時，B端口是測試側(cè)并且A端口是干擾側(cè)，因此測試側(cè)的時鐘信號CLKB被傳遞到干擾側(cè)A端口，供使用。相反地，當(dāng)CEA＝“0”并且CEB＝“1”時，A端口是測試側(cè)并且B端口是干擾側(cè)，因此測試側(cè)的時鐘信號CLKA被傳遞到干擾側(cè)B端口，供使用。當(dāng)CEA＝“0”并且CEB＝“0”時，這指示NOP。由于正常操作模式與第二實施例中的正常操作模式相同，因此省略對其的描述。

圖13是示出已經(jīng)使用了根據(jù)第五實施例的DP-SRAM的系統(tǒng)配置的一個示例的示意圖。CPU A 201耦合到DP-SRAM 100的A端口并且CPU B 202耦合到DP-SRAM 100的B端口。CPU A 201和CPU B 202能夠在正常操作模式下獨立于彼此并且彼此異步地訪問DP-SRAM 100并且另外能夠在測試模式下獨立于彼此并且彼此異步地對DP-SRAM100執(zhí)行存儲器測試。在這種情況下，當(dāng)其自身所耦合的端口被設(shè)置為測試對象時，可以將其他端口設(shè)置為干擾端口并且可以在沒有多個CPU協(xié)作操作的情況下自己執(zhí)行干擾測試。如有請求，則可執(zhí)行相互通信，使得只有從干擾端口側(cè)CPU發(fā)送的端口使能信號(CEA和CEB)被無效(negate)。順帶一提，如圖11中所示，由于已經(jīng)輸入DP-SRAM100的測試模式使能信號TMEA和TMEB只是被求或并且輸出干擾測試模式信號TEST，因此可進行改變，使得輸入一個TEST信號來取代輸入測試模式使能信號TMEA和TMEB。然而，變得可以通過經(jīng)由劃分成測試模式使能信號TMEA和TMEB輸入信號來對稱地設(shè)置A端口側(cè)和B端口側(cè)，因此，有效之處在于，變得可以從任一個端口轉(zhuǎn)變成測試模式。

第五實施例的特征點在于，配置被改變成不使用測試時鐘信號TCLK。盡管在圖11和圖12中已經(jīng)示出了第二實施例的配置改變后的配置示例，但還可以通過改變其他實施例(諸如，第三實施例和第四實施例)的配置來提供新實施例。地址系統(tǒng)的傳遞和測試時鐘信號TCLK規(guī)范的存在/不存在是相互獨立的技術(shù)思路并且可選地可彼此相組合。

第六實施例

圖14是示意性示出利用多端口存儲器100作為庫的LSI設(shè)計支持系統(tǒng)300的一個配置示例的框圖。

LSI設(shè)計支持系統(tǒng)300包括處理單元310、存儲器單元320、輸入/輸出單元330等。例如，通過包括顯示器、鍵盤、鼠標(biāo)等作為輸入/輸出單元330并且包括諸如硬盤等的存儲介質(zhì)作為存儲器單元320的計算機來實現(xiàn)LSI設(shè)計支持系統(tǒng)300，并且處理單元310被實現(xiàn)為裝載在所涉及計算機上的處理器。已經(jīng)做出的更高級功能描述、RTL(寄存器傳輸級)描述或門級電路描述的網(wǎng)表被作為設(shè)計信息321存儲在存儲器單元320中。另外，包括標(biāo)準(zhǔn)單元庫、存儲器宏單元庫、模擬宏單元庫等的庫322被存儲在存儲器單元320中，另外，功能限制、信號延遲限制、布局限制等已經(jīng)被創(chuàng)建的設(shè)計規(guī)則323被存儲在存儲器單元320中。處理單元310可以通過執(zhí)行存儲器單元320中存儲的程序執(zhí)行邏輯合成、定時驗證、通過自動布置和布線進行的布局設(shè)計、和對設(shè)計信息321進行的其他各種類型的驗證并且可以將執(zhí)行的結(jié)果作為設(shè)計結(jié)果信息324輸出到存儲器單元320。例如，電路信息、布局信息和各種驗證結(jié)果被輸出到設(shè)計結(jié)果信息324并且存儲在其中。輸入/輸出單元330用作作為用戶的LSI設(shè)計者使用的用戶界面，以在處理這些信息時輸入設(shè)計信息321，或者在處理這些信息的過程中輸入各種類型的設(shè)計參數(shù)，或者確定設(shè)計結(jié)果信息324。

以本申請的各實施例中指示的DP-SRAM為代表的多端口存儲器100被作為存儲器宏單元包括在庫322中?？砂ǜ鞣N參數(shù)相互變化的多個固定的存儲器宏單元并且存儲器宏單元可通過在處理單元310中操作的RAM編譯器生成并且被輸出到存儲器單元320。存儲器宏單元可經(jīng)由互聯(lián)網(wǎng)通過諸如DVD(數(shù)字通用盤)等的便攜式存儲介質(zhì)或通信介質(zhì)來提供，從而被作為庫結(jié)合到LSI設(shè)計支承系統(tǒng)300中。

盡管以上基于本發(fā)明的優(yōu)選實施例具體描述了發(fā)明人進行的本發(fā)明和其他，但無須說，本發(fā)明不限于以上提到的實施例并且可在不偏離本發(fā)明主旨的范圍內(nèi)，按各種方式進行改變和修改。

例如，已經(jīng)在像說明書中描述的一樣地信號是正邏輯信號或負邏輯信號的假設(shè)下進行了各實施例中已經(jīng)例示的邏輯電路的配置并且可以可選地改變正邏輯和負邏輯之間的關(guān)系。