本發(fā)明涉及一種延時(shí)測(cè)試電路，特別是涉及一種自校準(zhǔn)可擴(kuò)展性SRAM(Static Random Access Memory，靜態(tài)隨機(jī)存取存儲(chǔ)器)延時(shí)測(cè)試電路。

背景技術(shù)：

隨著半導(dǎo)體尺寸越來越小，系統(tǒng)芯片的集成度越來越高，SRAM的應(yīng)用范圍越來越廣泛，對(duì)于電路的速度和性能要求也隨之變高，因此，對(duì)于延時(shí)測(cè)試的精度要求也隨之提高。同時(shí)，對(duì)于設(shè)計(jì)到測(cè)試驗(yàn)證，測(cè)試結(jié)果反饋到設(shè)計(jì)的改進(jìn)，這個(gè)周期縮短的需求也隨之變得強(qiáng)烈。那么設(shè)計(jì)一款集高精度，自校準(zhǔn)，可擴(kuò)展并且可以給多數(shù)存儲(chǔ)模塊使用的測(cè)試電路是有實(shí)際意義和效益的

現(xiàn)有的SRAM及存儲(chǔ)產(chǎn)品的延時(shí)測(cè)試驗(yàn)證技術(shù)通常通過測(cè)試機(jī)臺(tái)，使用掃描strobe點(diǎn)的方法對(duì)SRAM輸出進(jìn)行高頻率的掃描，從而得到輸出的變化曲線，再通過和輸入CLK信號(hào)的延時(shí)比較得出是否符合設(shè)計(jì)時(shí)序標(biāo)準(zhǔn)，由于這種測(cè)試驗(yàn)證方法需要高精度的測(cè)試機(jī)臺(tái)和一定時(shí)間跨度內(nèi)的連續(xù)掃描，在測(cè)試時(shí)間成本，測(cè)試機(jī)臺(tái)使用率和折舊率成本上是非常大的一種消耗。

技術(shù)實(shí)現(xiàn)要素：

為克服上述現(xiàn)有技術(shù)存在的不足，本發(fā)明之目的在于提供一種自校準(zhǔn)可擴(kuò)展性SRAM延時(shí)測(cè)試電路，其可自動(dòng)偵測(cè)出SRAM的延時(shí)數(shù)據(jù)并通過穩(wěn)定數(shù)值的方式進(jìn)行輸出，可以降低對(duì)測(cè)試機(jī)臺(tái)的高精度要求和減少測(cè)試時(shí)間上的消耗，并到達(dá)片內(nèi)高精度(30ps)的測(cè)試驗(yàn)證能力。

為達(dá)上述及其它目的，本發(fā)明提出一種自校準(zhǔn)可擴(kuò)展性SRAM延時(shí)測(cè)試電路，包括：

存儲(chǔ)器模塊，用于根據(jù)不同測(cè)試情況的需要，通過外圍控制器選擇有效的存儲(chǔ)器以利于后續(xù)電路對(duì)其輸出進(jìn)行時(shí)序檢測(cè)；

輸出選擇模塊，用于根據(jù)需要選擇不同的存儲(chǔ)器模塊的輸出進(jìn)行時(shí)序檢測(cè)；

延時(shí)時(shí)鐘選擇模塊，用于通過輸入不同的地址信號(hào)，輸出控制信號(hào)至數(shù)據(jù)緩存和選擇模塊，以獲得不同的延時(shí)時(shí)鐘CLKD[x]；

延時(shí)模塊，用于對(duì)時(shí)鐘CLK進(jìn)行多級(jí)延時(shí)，其各級(jí)延時(shí)輸出至數(shù)據(jù)緩存和選擇模塊，并產(chǎn)生參考時(shí)鐘CLK_REF輸出至?xí)r序電路檢測(cè)模塊；

數(shù)據(jù)緩存和選擇模塊，用于緩存由該延時(shí)模塊輸出的各個(gè)初始延時(shí)時(shí)鐘，并在該延時(shí)時(shí)鐘選擇模塊輸出的控制信號(hào)控制下選擇不同的延時(shí)時(shí)鐘進(jìn)行后續(xù)測(cè)試，輸出延時(shí)時(shí)鐘CLKD[x]至該時(shí)序電路檢測(cè)模塊；

時(shí)序電路檢測(cè)模塊，用于對(duì)該時(shí)鐘CLK及參考時(shí)鐘CLK_REF、延時(shí)時(shí)鐘CLKD[x]及參考時(shí)鐘CLK_REF進(jìn)行校準(zhǔn)、對(duì)該存儲(chǔ)器模塊的輸出及延時(shí)時(shí)鐘CLKD[x]進(jìn)行時(shí)序檢測(cè)判定。

進(jìn)一步地，該延時(shí)模塊包含1024個(gè)延時(shí)單元，其各級(jí)延時(shí)輸出為K[1023:0]，最后一級(jí)輸出該參考時(shí)鐘CLK_REF。

進(jìn)一步地，該數(shù)據(jù)緩存和選擇模塊用于緩存由該延時(shí)模塊輸出的1024個(gè)初始延時(shí)時(shí)鐘K[1023:0]，并在該延時(shí)時(shí)鐘選擇模塊輸出的控制信號(hào)控制下選擇不同的延時(shí)時(shí)鐘進(jìn)行后續(xù)測(cè)試，其輸出為10個(gè)延時(shí)時(shí)鐘CLK_D[9:0]。

進(jìn)一步地，該時(shí)序電路檢測(cè)模塊包括多個(gè)檢測(cè)單元，每個(gè)檢測(cè)單元包含時(shí)鐘輸入多路選擇器、數(shù)據(jù)輸入多路選擇器以及D觸發(fā)器。

進(jìn)一步地，該時(shí)鐘CLK連接該數(shù)據(jù)輸入多路選擇器的數(shù)據(jù)輸入之一端，該延時(shí)時(shí)鐘CLK_D[9:0]連接至該數(shù)據(jù)輸入多路選擇器的數(shù)據(jù)輸入的另一端，該基準(zhǔn)時(shí)鐘CLKREF連接至該時(shí)鐘輸入多路選擇器的數(shù)據(jù)輸入之一端，該輸出選擇模塊的輸出數(shù)據(jù)連接至該時(shí)鐘輸入多路選擇器的數(shù)據(jù)輸入之另一端，時(shí)鐘選擇信號(hào)SLCLK[1:0]連接至?xí)r鐘和數(shù)據(jù)輸入多路選擇器的控制端，該時(shí)鐘輸入多路選擇器的輸出連接至該D觸發(fā)器的時(shí)鐘端，該數(shù)據(jù)輸入多路選擇器的輸出連接至該D觸發(fā)器的數(shù)據(jù)端，該時(shí)序電路檢測(cè)模塊的D觸發(fā)器的輸出即檢測(cè)輸出QD[x]。

進(jìn)一步地，時(shí)鐘選擇控制信號(hào)DADR[6:0]連接至該延時(shí)時(shí)鐘選擇模塊的輸入端，經(jīng)譯碼后得到的延時(shí)時(shí)鐘選擇信號(hào)DS[99:0]連接至該數(shù)據(jù)緩存和選擇模塊的控制輸入端和時(shí)序電路檢測(cè)模塊的控制輸入端。

進(jìn)一步地，所述時(shí)鐘選擇信號(hào)SLCLK[1:0]選擇該時(shí)鐘CLK作為檢測(cè)單元的數(shù)據(jù)輸入，選擇該參考時(shí)鐘CLKREF作為檢測(cè)單元的時(shí)鐘輸入，通過改變輸入時(shí)鐘CLK的周期T，與該參考時(shí)鐘CLK_REF進(jìn)行校準(zhǔn)，一旦CLK與CLK_REF上升沿對(duì)齊，則1024T1＝CLK的周期，從而得到T1，其中T1為1個(gè)延時(shí)單元的延時(shí)。

進(jìn)一步地，通過解碼器對(duì)該延時(shí)時(shí)鐘CLKD選取與參考時(shí)鐘CLK_REF進(jìn)行校準(zhǔn)，通過二元一次方程組，通過已知T1得出T3和T2，T3為時(shí)序檢測(cè)電路模塊中的邏輯延時(shí)，T2為該數(shù)據(jù)緩存和選擇模塊中的緩存延時(shí)。

進(jìn)一步地，通過對(duì)該存儲(chǔ)器模塊的輸出與CLKD進(jìn)行時(shí)序檢測(cè)，通過配置解碼器輸入，得到該存儲(chǔ)器模塊的精確延時(shí)數(shù)據(jù)。

進(jìn)一步地，該存儲(chǔ)器模塊包含多個(gè)用于被檢測(cè)的存儲(chǔ)器陣列。

與現(xiàn)有技術(shù)相比，本發(fā)明一種自校準(zhǔn)可擴(kuò)展性SRAM延時(shí)測(cè)試電路可以有效地在芯片內(nèi)部對(duì)電路時(shí)序進(jìn)行檢測(cè)，檢測(cè)速度快，數(shù)字化程度高，結(jié)果清晰，便于分析，本發(fā)明可以成為高速存儲(chǔ)時(shí)序檢測(cè)的解決方案，避免了高速時(shí)序測(cè)試對(duì)測(cè)試機(jī)臺(tái)性能和精度過高的要求，而且大大減少了測(cè)試機(jī)臺(tái)時(shí)序測(cè)試的時(shí)間，提升了測(cè)試效率，降低測(cè)試成本。

附圖說明

圖1為本發(fā)明一種自校準(zhǔn)可擴(kuò)展性SRAM延時(shí)測(cè)試電路的結(jié)構(gòu)示意圖；

圖2為本發(fā)明具體實(shí)施例中延時(shí)模塊40的細(xì)部結(jié)構(gòu)圖；

圖3為本發(fā)明具體實(shí)施例中時(shí)序電路檢測(cè)模塊各檢測(cè)單元的細(xì)部結(jié)構(gòu)圖；

圖4為本發(fā)明具體實(shí)施例中時(shí)鐘CLK和參考時(shí)鐘CLK_REF校準(zhǔn)時(shí)序示意圖；

圖5為本發(fā)明具體實(shí)施例中單位延時(shí)時(shí)鐘CLKD和參考時(shí)鐘CLK_REF校準(zhǔn)示意圖。

具體實(shí)施方式

以下通過特定的具體實(shí)例并結(jié)合附圖說明本發(fā)明的實(shí)施方式，本領(lǐng)域技術(shù)人員可由本說明書所揭示的內(nèi)容輕易地了解本發(fā)明的其它優(yōu)點(diǎn)與功效。本發(fā)明亦可通過其它不同的具體實(shí)例加以施行或應(yīng)用，本說明書中的各項(xiàng)細(xì)節(jié)亦可基于不同觀點(diǎn)與應(yīng)用，在不背離本發(fā)明的精神下進(jìn)行各種修飾與變更。

圖1為本發(fā)明一種自校準(zhǔn)可擴(kuò)展性SRAM延時(shí)測(cè)試電路的結(jié)構(gòu)示意圖。如圖1所示，本發(fā)明一種自校準(zhǔn)可擴(kuò)展性SRAM延時(shí)測(cè)試電路，包括：存儲(chǔ)器模塊(MEM_TOP)10、輸出選擇模塊(QSL0)20、延時(shí)時(shí)鐘選擇模塊(DEC_TOP)30、延時(shí)模塊(DCHAIN_TOP)40、數(shù)據(jù)緩存和選擇模塊(DCHAIN_BUF_TOP)50以及時(shí)序電路檢測(cè)模塊(DL10_TOP)60。

其中，存儲(chǔ)器模塊(MEM_TOP)10主要包含了需要被檢測(cè)的存儲(chǔ)器陣列(SRAM instance)，用于根據(jù)不同測(cè)試情況的需要，通過外圍控制器(未示出)選擇有效的存儲(chǔ)器(SRAM)以利于后續(xù)電路對(duì)其輸出QSRAM1[31:0]、QSRAM2[31:0]、QSRAM3[7:0]進(jìn)行時(shí)序檢測(cè)；

輸出選擇模塊(QSL0)20為通用選擇模塊，用于根據(jù)需要選擇不同的SRAM的輸出QSRAM1[31:0]、QSRAM2[31:0]、QSRAM3[7:0]進(jìn)行時(shí)序檢測(cè)，其輸出為32位數(shù)據(jù)Q[31:0]；

延時(shí)時(shí)鐘選擇模塊(DEC_TOP)30為通用選擇解碼器，用于通過輸入不同的地址信號(hào)DADR[6:0]，輸出控制信號(hào)DS[99:0]至數(shù)據(jù)緩存和選擇模塊50，以獲得不同的延時(shí)時(shí)鐘CLKD[x](對(duì)應(yīng)不同的時(shí)序電路的有延時(shí)的時(shí)鐘信號(hào))；

延時(shí)模塊(DCHAIN_TOP)40包含1024個(gè)延時(shí)單元(delay stage)，其各級(jí)延時(shí)輸出為K[1023:0]，最后一級(jí)K1023對(duì)應(yīng)模塊最終輸出CLK_REF；

數(shù)據(jù)緩存和選擇模塊(DCHAIN_BUF_TOP)50為通用數(shù)據(jù)緩存和選擇模塊，用于緩存由延時(shí)模塊(DCHAIN_TOP)40輸出的1024個(gè)初始延時(shí)時(shí)鐘K[1023:0]，并在DEC_TOP輸出的控制信號(hào)DS[99:0]控制下選擇不同的延時(shí)時(shí)鐘進(jìn)行后續(xù)測(cè)試，其輸出為10為數(shù)據(jù)CLK_D[9:0]；

時(shí)序電路檢測(cè)模塊(DL10_TOP)60由多個(gè)檢測(cè)單元組成，每個(gè)檢測(cè)單元包含2個(gè)多路選擇器(一個(gè)時(shí)鐘輸入多路選擇器以及一個(gè)數(shù)據(jù)輸入多路選擇器)和一個(gè)D觸發(fā)器，用于對(duì)時(shí)鐘CLK及參考時(shí)鐘CLK_REF、延時(shí)時(shí)鐘CLKD[x]及參考時(shí)鐘CLK_REF進(jìn)行校準(zhǔn)、對(duì)SRAM輸出Q[31:0]及延時(shí)時(shí)鐘CLKD[x]進(jìn)行時(shí)序檢測(cè)判定，其輸出QD[9:0]連接至其他設(shè)備進(jìn)行數(shù)據(jù)分析。

圖2為本發(fā)明具體實(shí)施例中延時(shí)模塊40的細(xì)部結(jié)構(gòu)圖，圖3為本發(fā)明具體實(shí)施例中時(shí)序電路檢測(cè)模塊各檢測(cè)單元的細(xì)部結(jié)構(gòu)圖。具體地，時(shí)鐘選擇控制信號(hào)DADR[6:0]連接至延時(shí)時(shí)鐘選擇模塊(DEC_TOP)30的輸入端，譯碼后得到的延時(shí)時(shí)鐘選擇信號(hào)DS[99:0]連接至數(shù)據(jù)緩存和選擇模塊(DCHAIN_BUF_TOP)50的控制輸入端和時(shí)序電路檢測(cè)模塊(DL10_TOP)60的控制輸入端；時(shí)鐘CLK連接至輸出延時(shí)模塊(DCHAIN_TOP)40的時(shí)鐘輸入端、存儲(chǔ)器模塊(MEM_TOP)10的時(shí)鐘輸入端、時(shí)序電路檢測(cè)模塊(DL10_TOP)60的數(shù)據(jù)輸入多路器的數(shù)據(jù)輸入之一端，時(shí)鐘CLK經(jīng)輸出延時(shí)模塊(DCHAIN_TOP)40延時(shí)后的得到初始延時(shí)時(shí)鐘K[1023:0]和基準(zhǔn)時(shí)鐘CLKREF(對(duì)應(yīng)K1023，即經(jīng)過1024個(gè)延時(shí)單元延時(shí)后的延時(shí)時(shí)鐘)，初始延時(shí)時(shí)鐘K[1023:0]連接至數(shù)據(jù)緩存和選擇模塊(DCHAIN_BUF_TOP)50的輸入端，在延時(shí)時(shí)鐘選擇信號(hào)DS[99:0]的控制下選擇部分初始延時(shí)時(shí)鐘得到延時(shí)時(shí)鐘CLK_D[9:0]，延時(shí)時(shí)鐘CLK_D[9:0]連接至?xí)r序電路檢測(cè)模塊(DL10_TOP)60的數(shù)據(jù)輸入多路選擇器的數(shù)據(jù)輸入之另一端，基準(zhǔn)時(shí)鐘CLKREF連接至?xí)r序電路檢測(cè)模塊(DL10_TOP)60的時(shí)鐘輸入多路選擇器的數(shù)據(jù)輸入之一端；存儲(chǔ)器模塊(MEM_TOP)10在外圍控制器(未示出)的控制下將選定存儲(chǔ)器的數(shù)據(jù)進(jìn)行輸出得到數(shù)據(jù)QSRAM1[31:0]、QSRAM2[31:0]、QSRAM3[7:0]，數(shù)據(jù)QSRAM1[31:0]、QSRAM2[31:0]、QSRAM3[7:0]連接至輸出選擇模塊(QSL0)20的輸入端，數(shù)據(jù)選擇控制信號(hào)QSL[2:0]連接至輸出選擇模塊(QSL0)20的控制端，輸出選擇模塊(QSL0)20的輸出數(shù)據(jù)Q[31:0]連接至?xí)r序電路檢測(cè)模塊(DL10_TOP)60的時(shí)鐘輸入多路選擇器的數(shù)據(jù)輸入之另一端；時(shí)鐘選擇信號(hào)SLCLK[1:0]連接至?xí)r序電路檢測(cè)模塊(DL10_TOP)60的時(shí)鐘和數(shù)據(jù)輸入多路選擇器的控制端，時(shí)序電路檢測(cè)模塊(DL10_TOP)60的時(shí)鐘輸入多路選擇器的輸出連接至?xí)r序電路檢測(cè)模塊(DL10_TOP)60的檢測(cè)單元的D觸發(fā)器的時(shí)鐘端，時(shí)序電路檢測(cè)模塊(DL10_TOP)60的數(shù)據(jù)輸入多路選擇器的輸出連接至?xí)r序電路檢測(cè)模塊(DL10_TOP)60的檢測(cè)單元的D觸發(fā)器的數(shù)據(jù)端，時(shí)序電路檢測(cè)模塊(DL10_TOP)60的檢測(cè)單元的D觸發(fā)器的輸出即檢測(cè)輸出QD[x](x＝0～9)。

圖4為本發(fā)明具體實(shí)施例中時(shí)鐘CLK和參考時(shí)鐘CLK_REF校準(zhǔn)時(shí)序示意圖，圖5為本發(fā)明具體實(shí)施例中單位延時(shí)時(shí)鐘CLKD和參考時(shí)鐘CLK_REF校準(zhǔn)示意圖。以下將配合圖4及圖5說明本發(fā)明之時(shí)序電路檢測(cè)模塊：

時(shí)鐘CLK通過1024個(gè)延時(shí)stage得到參考時(shí)鐘CLKREF，此1024個(gè)延時(shí)stage通過均勻的分布處理并經(jīng)過時(shí)序分析的signoff(簽核)，得到非常均勻并且一致的延時(shí)單位，由此可以根據(jù)CLK的變化得到CLKREF的變化，從而在內(nèi)部電路中校準(zhǔn)出每一級(jí)延時(shí)stage的延時(shí)時(shí)間T1

首先，時(shí)鐘選擇信號(hào)SLCLK[1:0]選擇時(shí)鐘CLK作為檢測(cè)單元的數(shù)據(jù)輸入，選擇參考時(shí)鐘CLKREF作為檢測(cè)單元的時(shí)鐘輸入，通過改變輸入時(shí)鐘CLK的周期T，與參考時(shí)鐘CLK_REF進(jìn)行校準(zhǔn)，一旦CLK與CLK_REF上升沿對(duì)齊(QD[x]出現(xiàn)0到1的跳變)，則1024T1(T1為1個(gè)延時(shí)單元的延時(shí))＝CLK的周期，從而得到T1。

時(shí)鐘在1024個(gè)延時(shí)stage中的每一個(gè)延時(shí)節(jié)點(diǎn)都有輸出CLKD，通過已經(jīng)校準(zhǔn)的CLKREF和CLKD采取互校準(zhǔn)的方式對(duì)CLKD進(jìn)行延時(shí)分析，得到每一級(jí)輸出節(jié)點(diǎn)的延時(shí)信息。

其次，通過解碼器對(duì)CLKD選取與CLK_REF進(jìn)行校準(zhǔn)，通過二元一次方程組，可以和已知T1可以得出T3(時(shí)序檢測(cè)電路模塊中的logic延時(shí))和T2(CLKD數(shù)據(jù)緩存和選擇模塊中的BUFFER延時(shí))。

最終通過SRAM輸出Q作為假想時(shí)鐘抓取CLKD，可以得到Q的輸出，精度為30PS。

最后，通過SRAM輸出Q與CLKD進(jìn)行時(shí)序檢測(cè)，通過配置解碼器輸入，得到Q的精確延時(shí)數(shù)據(jù)。

下表1-表4為本發(fā)明具體實(shí)施例的仿真結(jié)果示例。其中DADR＝decoder address，Simulation2result即為前述“通過解碼器對(duì)CLKD選取與CLK_REF進(jìn)行校準(zhǔn)”的結(jié)果。Simulation3result為前述“最終通過SRAM輸出Q作為假想時(shí)鐘抓取CLKD，可以得到Q的輸出”的結(jié)果，Encounter sta即為sta收斂時(shí)間，sdf即為encounter抽取的sdf中顯示的時(shí)間，可見通過本發(fā)明，減少了測(cè)試機(jī)臺(tái)時(shí)序測(cè)試的時(shí)間，提升了測(cè)試效率，降低測(cè)試成本

表1

表2

表3

表4

綜上所述，本發(fā)明一種自校準(zhǔn)可擴(kuò)展性SRAM延時(shí)測(cè)試電路可以有效地在芯片內(nèi)部對(duì)電路時(shí)序進(jìn)行檢測(cè)，檢測(cè)速度快，數(shù)字化程度高，結(jié)果清晰，便于分析，并且可以通過仿真結(jié)果和實(shí)際硅驗(yàn)證結(jié)果進(jìn)行比較，加強(qiáng)測(cè)試結(jié)果可信度；本發(fā)明可以成為高速存儲(chǔ)時(shí)序檢測(cè)的解決方案，避免了高速時(shí)序測(cè)試對(duì)測(cè)試機(jī)臺(tái)性能和精度過高的要求，而且大大減少了測(cè)試機(jī)臺(tái)時(shí)序測(cè)試的時(shí)間，提升了測(cè)試效率，降低測(cè)試成本。

上述實(shí)施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何本領(lǐng)域技術(shù)人員均可在不違背本發(fā)明的精神及范疇下，對(duì)上述實(shí)施例進(jìn)行修飾與改變。因此，本發(fā)明的權(quán)利保護(hù)范圍，應(yīng)如權(quán)利要求書所列。