本揭示案是關(guān)于靜態(tài)隨機(jī)存取記憶體(sram)，且更特定言之，是關(guān)于具有親微影圖案的sram。

背景技術(shù)：

當(dāng)靜態(tài)隨機(jī)存取記憶體(sram)配備有電力時(shí)，通常使用sram進(jìn)行數(shù)據(jù)儲(chǔ)存。為滿足可攜式電子設(shè)備及高速計(jì)算的需求，期望將更多包括交叉耦合反相器的數(shù)據(jù)儲(chǔ)存單元整合至單一sram晶片并降低其功耗，例如通過用具有更小尺寸及更低功耗的鰭式場(chǎng)效晶體管(finfield-effecttransistors；finfet)取代已知晶體管。

技術(shù)實(shí)現(xiàn)要素：

根據(jù)本揭示案的多個(gè)實(shí)施例，一種雙端口靜態(tài)隨機(jī)存取記憶體(staticrandomaccessmemory；sram)單元限制于由第一邊界至第四邊界所定義的區(qū)域中。第一邊界及第二邊界彼此平行。第三邊界及第四邊界連接第一邊界及第二邊界并彼此平行。雙端口sram單元包括第一電力線至第三電力線、儲(chǔ)存單元、第一端口以及第二端口。儲(chǔ)存單元連接至第一電力線至第三電力線。第一端口包括由第一字線控制的第一傳送柵極晶體管及第二傳送柵極晶體管。第一傳送柵極晶體管使第一位線與儲(chǔ)存單元彼此耦接。第二傳送柵極晶體管使第二位線與儲(chǔ)存單元彼此耦接。第二端口包括由第二字線控制的第三傳送柵極晶體管及第四傳送柵極晶體管。第三傳送柵極晶體管使第三位線與儲(chǔ)存單元彼此耦接。第四傳送柵極晶體管使第四位線與儲(chǔ)存單元彼此耦接。第一位線至第四位線以及第一電力線至第三電力線各自在第一方向中延伸，并由第一金屬層形成。第一字線在實(shí)質(zhì)垂直于第一方向的第二方向中延伸，并由第一金屬層上方的第二金屬層形成。第二字線在第二方向中延伸，并由第二金屬層上方的上層金屬層形成。

附圖說明

圖1及圖2各自繪示雙端口靜態(tài)隨機(jī)存取記憶體(sram)單元的電路圖；

圖3是根據(jù)本揭示案的實(shí)施例示意性繪示半導(dǎo)體元件的各層的垂直排列的示例性橫截面圖；

圖4根據(jù)本揭示案的實(shí)施例繪示記憶體單元的布局的第一部分；

圖5a根據(jù)本揭示案的實(shí)施例繪示記憶體單元的布局的第二部分；

圖5b至圖5d根據(jù)本揭示案的實(shí)施例各自繪示記憶體單元的布局的第二部分的修改實(shí)例；

圖6是根據(jù)本揭示案的實(shí)施例的記憶體元件的單元陣列的示意圖；

圖7a及圖7b根據(jù)本揭示案的實(shí)施例繪示電力網(wǎng)格單元的布局的第一部分及第二部分；

圖8是根據(jù)本揭示案的實(shí)施例的sram元件的電路區(qū)塊。

具體實(shí)施方式

以下揭示內(nèi)容提供了許多不同實(shí)施例或?qū)嵗齺韺?shí)施所提供標(biāo)的的不同特征。下文描述部件及排列的特定實(shí)例以簡(jiǎn)化本揭示案。當(dāng)然，這些實(shí)例僅為示例且并不意欲為限制性。舉例而言，以下描述中在第二特征上方或第二特征上形成第一特征可包括第一特征及第二特征形成為直接接觸的實(shí)施例，且亦可包括可在第一特征與第二特征之間形成額外特征以使得第一特征及第二特征可不直接接觸的實(shí)施例。另外，本揭示案可在各實(shí)例中重復(fù)元件符號(hào)及/或字母。此重復(fù)是出于簡(jiǎn)明性及清晰的目的，且本身并不指示所論述的各實(shí)施例及/或配置之間的關(guān)系。

進(jìn)一步地，為了便于描述，本文可使用空間相對(duì)性術(shù)語(諸如“之下”、“下方”、“下部”、“上方”、“上部”及類似者)來描述諸圖中所繪示的一個(gè)元件或特征與另一元件(或多個(gè)元件)或特征(或多個(gè)特征)的關(guān)系。除了諸圖所描繪的定向外，空間相對(duì)性術(shù)語意欲包含使用或操作中元件的不同定向。設(shè)備可經(jīng)其他方式定向(旋轉(zhuǎn)90度或處于其他定向)且因此本文所使用的空間相對(duì)性描述詞可相應(yīng)地按此解讀。

在本揭示案中，考慮到在制造期間會(huì)發(fā)生制程誤差，層、圖案、線(諸如位線、字線，及電力線)，或結(jié)構(gòu)在一個(gè)方向中延伸意謂著在所延伸的一個(gè)方向中層、圖案、線，或結(jié)構(gòu)的尺寸大于在垂直于此所延伸的一個(gè)方向的另一方向中層、圖案、線，或結(jié)構(gòu)的另一尺寸。在本揭示案中，除非明確描述，考慮到制造中的制程誤差，延伸層、圖案、線，或結(jié)構(gòu)意謂著單向延伸層、圖案、線(包括位線或字線)。換言之，除非明確描述，考慮到制程誤差，延伸層、圖案、線，或結(jié)構(gòu)意謂著形成具有相同寬度的層、圖案、線，或結(jié)構(gòu)。應(yīng)理解，在本揭示案中，一個(gè)圖案(或一個(gè)方向)垂直于或?qū)嵸|(zhì)垂直于另一圖案(或另一方向)意謂著兩個(gè)圖案(或兩個(gè)方向)彼此垂直或在考慮到制造制程中余量或誤差的情況下兩個(gè)圖案(或兩個(gè)方向)彼此垂直。應(yīng)理解，在本揭示案中，一個(gè)圖案(或一個(gè)方向)平行于或?qū)嵸|(zhì)平行于另一圖案(或另一方向)意謂著兩個(gè)圖案(或兩個(gè)方向)彼此平行或在考慮到制造制程中余量或誤差的情況下兩個(gè)圖案(或兩個(gè)方向)彼此平行。

應(yīng)理解，本揭示案中由隨附附圖中圓形圖案所表示的通孔可具有矩形或正方形的形狀。

圖1繪示雙端口靜態(tài)隨機(jī)存取記憶體(staticrandomaccessmemory；sram)單元100的電路圖。sram單元100包括交叉耦合的第一反相器inv1及第二反相器inv2，以及第一傳送柵極晶體管pg1至第四傳送柵極晶體管pg4。第一傳送柵極晶體管pg1及第二傳送柵極晶體管pg2的源極分別耦接至第一位線181及第二位線182，此第二位線182為第一位線181的互補(bǔ)位線，且第一傳送柵極晶體管pg1及第二傳送柵極晶體管pg2的柵極均耦接至第一字線wl1。第三傳送柵極晶體管pg3及第四傳送柵極晶體管pg4的源極分別耦接至第三位線183及第四位線184，此第四位線184為第三位線183的互補(bǔ)位線，且第三傳送柵極晶體管pg3及第四傳送柵極晶體管pg4的柵極均耦接至第二字線wl2。第一傳送柵極晶體管pg1及第三傳送柵極晶體管pg3的漏極、第一反相器inv1的輸出，以及第二反相器inv2的輸入通過第一區(qū)域連接電極111彼此耦接。第二傳送柵極晶體管pg2及第四傳送柵極晶體管pg4的漏極、第一反相器inv1的輸入，以及第二反相器inv2的輸出通過第二區(qū)域連接電極112彼此耦接。交叉耦合的第一反相器inv1及第二反相器inv2用作儲(chǔ)存值及其補(bǔ)充的鎖存器。第一傳送柵極晶體管pg1及第二傳送柵極晶體管pg2形成第一端口，同時(shí)第三傳送柵極晶體管pg3及第四傳送柵極晶體管pg4形成雙端口sram單元100的第二端口。

圖2繪示雙端口sram單元100的更詳細(xì)的電路圖。在圖2中，圖1的交叉耦合的反相器inv1及inv2是分別通過第一上拉晶體管pu1及并聯(lián)的第一下拉晶體管pd1及第三下拉晶體管pd3，以及通過第二上拉晶體管及并聯(lián)的第二下拉晶體管pd2及第四下拉晶體管pd4實(shí)施。第一上拉晶體管pu1、第一傳送柵極晶體管pg1，以及第一下拉晶體管pd1的漏極在節(jié)點(diǎn)n1處彼此連接，以及第三傳送柵極晶體管pg3及第三下拉晶體管pd3的漏極在節(jié)點(diǎn)n2處彼此連接。節(jié)點(diǎn)n1及節(jié)點(diǎn)n2通過第一區(qū)域連接電極111彼此連接。第二上拉晶體管pu2、第二傳送柵極晶體管pg2，以及第二下拉晶體管pd2的漏極在節(jié)點(diǎn)n3處彼此連接，以及第四傳送柵極晶體管pg4及第四下拉晶體管pd4的漏極在節(jié)點(diǎn)n4處彼此連接。節(jié)點(diǎn)n3及節(jié)點(diǎn)n4通過第二區(qū)域連接電極112彼此連接。

第一下拉晶體管pd1及第三下拉晶體管pd3的源極是連接至一個(gè)電力線cvss且第二下拉晶體管pd2及第四下拉晶體管pd4的源極是連接至另一電力線cvss。根據(jù)一些實(shí)施例此一個(gè)電力線cvss及另一電力線cvss在記憶體單元100的區(qū)域中彼此直接連接，或根據(jù)一些實(shí)施例在記憶體單元100的區(qū)域中彼此電氣隔離但在記憶體單元100之外的區(qū)域中彼此連接。將參考圖4至第7圖描述這些特征。

第一上拉晶體管pu1及第二上拉晶體管pu2的源極是連接至另一電力線cvdd。

為避免冗余，將省略重疊于上文參考圖1描述的那些特征的其他特征的描述。

圖3是根據(jù)本揭示案的實(shí)施例示意性繪示半導(dǎo)體元件的層的垂直排列的示例性橫截面圖?？蓪?shí)施此垂直排列以制造包括前述雙端口sram單元的陣列的記憶體元件。隨后將參考圖4至圖5d及圖7a及圖7b來描述前述雙端口sram單元的各個(gè)層的路徑選擇。

參考圖3，半導(dǎo)體元件的各層在疊層方向中的垂直排列可包括核心層、核心層上的第一至第四金屬層，以及插入于核心層及第一至第四金屬層之間的通孔0至通孔3。核心層可包括：半導(dǎo)體區(qū)域(未繪示)，此半導(dǎo)體區(qū)域包括通道區(qū)域(未繪示)及形成晶體管的源極及漏極的重?fù)诫s區(qū)域(未繪示)；覆蓋通道區(qū)域的柵極層(例如，標(biāo)記為“柵極”的部件)；源極及漏極以及形成于源極及漏極區(qū)域上的區(qū)域互連層(例如，標(biāo)記為“觸點(diǎn)”的部件)；以及柵極觸點(diǎn)(例如，標(biāo)記為“柵極-co”的部件)，此柵極觸點(diǎn)將柵極層電連接至通孔0或區(qū)域互連層。應(yīng)理解，可通過淺溝槽隔離(shallowtrenchisolation；sti)界定不同類型的半導(dǎo)體井，以使得可在對(duì)應(yīng)半導(dǎo)體井中形成不同類型的晶體管。

可在核心位準(zhǔn)上方的不同位準(zhǔn)處形成金屬層，這些金屬層包括第一至第四金屬層。不同位準(zhǔn)處的金屬層可通過包括安置于其間的通孔0至通孔3的通孔彼此電連接。因此，在記憶體元件中，經(jīng)由金屬層及通孔，數(shù)據(jù)可自記憶體元件讀取并寫入記憶體元件，以便在記憶體元件及外部元件或總線之間交換數(shù)據(jù)，可在記憶體元件或記憶體單元內(nèi)傳遞內(nèi)部數(shù)據(jù)，以及可將讀取/寫入控制信號(hào)施加至記憶體元件或?qū)?yīng)的記憶體單元。

應(yīng)理解，在圖3中，四個(gè)金屬層及其間的三個(gè)通孔位準(zhǔn)是繪示為實(shí)例，但本揭示案并不受限于此。根據(jù)其他實(shí)施例，記憶體元件可具有其間含較少通孔的較少的金屬層或可具有其間含更多通孔的更多的金屬層。舉例而言，一部分布局描繪于圖5b中的記憶體單元僅具有在核心層上的三個(gè)金屬層及其間的兩個(gè)通孔。通孔及金屬層是由，但不限于，cu、w、al、alcu、tin、tiw、ti、co、ni、tan、ta或其組合的一或更多個(gè)層組成。

圖4根據(jù)本揭示案的實(shí)施例繪示記憶體單元的布局的第一部分。為便于描述，圖4繪示核心位準(zhǔn)中的各個(gè)層、第一金屬層m1，以及核心位準(zhǔn)與第一金屬層m1之間的通孔0。根據(jù)本揭示案的實(shí)施例在核心位準(zhǔn)上方位準(zhǔn)處的記憶體單元的其他層描述于下文將描述的圖5a至圖5d中。

如圖4所示邊界501至504界定，根據(jù)本揭示案的實(shí)施例的記憶體單元的布局的第一部分101。邊界501至504形成矩形形狀，但是本揭示案并不受限于此。邊界501及502彼此平行且通過另外兩個(gè)平行的邊界503及504彼此連接。應(yīng)理解，當(dāng)另一記憶體單元沿著記憶體單元的共用邊界緊鄰記憶體單元安置時(shí)，連續(xù)形成觸及或跨記憶體單元的邊界的記憶體單元的個(gè)別層。換言之，記憶體單元的個(gè)別層及相鄰記憶體單元的對(duì)應(yīng)于此個(gè)別層的另一層形成單一連續(xù)的層。

參考圖4，記憶體單元包括n型井nwell及安置于n型井nwell的相對(duì)兩側(cè)的第一p型井pwell1及第二p型井pwell2。充當(dāng)有效區(qū)域的半導(dǎo)體鰭片511及512各自形成于n型井nwell中，半導(dǎo)體鰭片521至524排列于第一p型井pwell1中，以及半導(dǎo)體鰭片531至534排列于第二p型井pwell2中。

柵極層541至543彼此間隔開并沿著平行于邊界501或502的線延伸。柵極層541在半導(dǎo)體鰭片521及522上延伸，柵極層542在半導(dǎo)體鰭片523及524上延伸，以及柵極層543在半導(dǎo)體鰭片512、534、533、532以及531上延伸。類似于柵極層541至543，柵極層551至553彼此間隔開并沿著平行于邊界501或502的線延伸。柵極層551在半導(dǎo)體鰭片531及532上延伸，柵極層552在半導(dǎo)體鰭片533及534上延伸，以及柵極層553在半導(dǎo)體鰭片511、524、523、522以及521上延伸。

盡管未繪示，但是在柵極層與柵極層在其上延伸的半導(dǎo)體鰭片之間安置柵極介電層，以使得柵極層與半導(dǎo)體鰭片電氣隔離。半導(dǎo)體鰭片在柵極層未覆蓋的相對(duì)端部重?fù)诫s有雜質(zhì)，使得半導(dǎo)體鰭片的重?fù)诫s區(qū)域充當(dāng)源極區(qū)域和漏極區(qū)域，而柵極覆蓋的輕摻雜區(qū)域或未摻雜區(qū)域充當(dāng)通道。因此，形成包括通道、源極及漏極區(qū)域、柵極介電層，以及柵極層的晶體管。

參考圖4，記憶體單元的布局的第一部分101繪示多個(gè)晶體管，這些晶體管包括第一上拉晶體管pu1及第二上拉晶體管pu2，第一下拉晶體管pd1及第三下拉晶體管pd3，第二下拉晶體管pd2及第四下拉晶體管pd4，以及第一傳送柵極晶體管pg1至第四傳送柵極晶體管pg4。第一上拉晶體管pu1及第一下拉晶體管pd1以及第三下拉晶體管pd3的柵極是由柵極層553形成。第二上拉晶體管pu2及第二下拉晶體管pd2以及第四下拉晶體管pd4的柵極是由柵極層543形成。第一傳送柵極晶體管pg1至第四傳送柵極晶體管pg4的柵極是分別由柵極層542、552、541以及551形成。

根據(jù)一些實(shí)施例，一些晶體管，諸如第一下拉晶體管pd1至第四下拉晶體管pd4以及第一傳送柵極晶體管pg1至第四傳送柵極晶體管pg4，各自包括兩個(gè)并聯(lián)通道；然而本揭示案并不受限于此。舉例而言，根據(jù)一些實(shí)施例，晶體管可具有一個(gè)通道，且根據(jù)另一實(shí)施例，晶體管可具有三個(gè)或更多個(gè)并聯(lián)通道。

如圖4所示，記憶體單元具有第一級(jí)聯(lián)mosfet，此第一級(jí)聯(lián)mosfet包括形成于第一有效區(qū)域(例如，半導(dǎo)體鰭片523及524)中的第一傳送柵極晶體管pg1及第一下拉晶體管pd1；第二級(jí)聯(lián)mosfet，此第二級(jí)聯(lián)mosfet包括形成于第二有效區(qū)域(例如，半導(dǎo)體鰭片533及534)中的第二傳送柵極晶體管pg2及第二下拉晶體管pd2；第三級(jí)聯(lián)mosfet，此第三級(jí)聯(lián)mosfet包括形成于第三有效區(qū)域(例如，半導(dǎo)體鰭片521及522)中的第三傳送柵極晶體管pg3及第三下拉晶體管pd3；以及第四級(jí)聯(lián)mosfet，此第四級(jí)聯(lián)mosfet包括形成于第四有效區(qū)域(例如，半導(dǎo)體鰭片531及532)中的第四傳送柵極晶體管pg4及第四下拉晶體管pd4。第一至第四有效區(qū)域的每一者在邊界501與502之間連續(xù)延伸。

除了前述半導(dǎo)體鰭片及柵極層之外，記憶體單元的布局的第一部分101亦可在核心位準(zhǔn)中包括其他層，諸如柵極觸點(diǎn)及長(zhǎng)觸點(diǎn)，經(jīng)由這些觸點(diǎn)可在記憶體單元的多個(gè)晶體管之間實(shí)施互連。在柵極層上形成與圖3中的「柵極_co”相對(duì)應(yīng)的柵極觸點(diǎn)(參見圖4中由圖標(biāo)“柵極觸點(diǎn)”所表示的觸點(diǎn))，以將此柵極層與通孔0電連接或?qū)艠O層與圖3中標(biāo)示為“觸點(diǎn)”的長(zhǎng)觸點(diǎn)電連接。在布局圖中具有矩形形狀的長(zhǎng)觸點(diǎn)(參見圖4中“長(zhǎng)觸點(diǎn)”所表示的觸點(diǎn)以及圖3中“觸點(diǎn)”所表示的觸點(diǎn))可具有大于柵極觸點(diǎn)(參見圖3)的厚度，以使得長(zhǎng)觸點(diǎn)能夠?qū)⒃礃O或漏極區(qū)域或源極或漏極區(qū)域上的硅化物層連接至通孔0或能夠經(jīng)由其上所形成的柵極觸點(diǎn)電連接至柵極層。

參考圖4，根據(jù)本揭示案的實(shí)施例記憶體單元的布局的第一部分101包括第一字線觸點(diǎn)wl-a以及第二字線觸點(diǎn)wl-b，第一字線觸點(diǎn)wl-a每一者包括形成于柵極層542及552上的柵極觸點(diǎn)及通孔0，以及第二字線觸點(diǎn)wl-b每一者包括形成于柵極層541及551上的柵極觸點(diǎn)及通孔0。

第一傳送柵極pg1及第一下拉晶體管pd1的漏極區(qū)域可經(jīng)由用于數(shù)據(jù)儲(chǔ)存及區(qū)域互連的第一區(qū)域連接墊591電連接至柵極層543。第一區(qū)域連接墊591包括第一傳送柵極pg1及第一下拉晶體管pd1的漏極區(qū)域上方的長(zhǎng)觸點(diǎn)以及柵極層543上方的柵極觸點(diǎn)。類似地，第二傳送柵極pg2及第二下拉晶體管pd2的漏極區(qū)域可經(jīng)由用于數(shù)據(jù)儲(chǔ)存及區(qū)域互連的第二區(qū)域連接墊592電連接至柵極層553。第二區(qū)域連接墊592包括第二傳送柵極pg2及第二下拉晶體管pd2的漏極區(qū)域上方的長(zhǎng)觸點(diǎn)以及柵極層553上方的柵極觸點(diǎn)。

記憶體單元亦包括第一vss觸點(diǎn)571，其包括形成于第一下拉晶體管pd1及第三下拉晶體管pd3的源極區(qū)域上的長(zhǎng)觸點(diǎn)以及通孔0；第二vss觸點(diǎn)572，其包括形成于第二下拉晶體管pd2及第四下拉晶體管pd4的源極區(qū)域上的長(zhǎng)觸點(diǎn)以及通孔0；第一vdd觸點(diǎn)573，其包括形成于第一上拉晶體管pu1的源極區(qū)域上的長(zhǎng)觸點(diǎn)及通孔0；以及第二vdd觸點(diǎn)574，其包括形成于第二上拉晶體管pu2的源極區(qū)域上的長(zhǎng)觸點(diǎn)及通孔0。

參考圖4，記憶體單元的布局包括第一位線觸點(diǎn)581，其包括第一傳送柵極晶體管pg1的源極區(qū)域上的長(zhǎng)觸點(diǎn)及通孔0；第二位線觸點(diǎn)582，其包括第二傳送柵極晶體管pg2的源極區(qū)域上的長(zhǎng)觸點(diǎn)及通孔0；第三位線觸點(diǎn)583，其包括第三傳送柵極晶體管pg3的源極區(qū)域上的長(zhǎng)觸點(diǎn)及通孔0；以及第四位線觸點(diǎn)584，其包括第四傳送柵極晶體管pg4的源極區(qū)域上的長(zhǎng)觸點(diǎn)及通孔0。

記憶體單元的布局的第一部分101中所示的由元件符號(hào)141至144、171至173，以及181至184所指示的其他元件是由第一金屬層m1形成且將參考圖5a進(jìn)行描述。

圖5a根據(jù)本揭示案的實(shí)施例繪示記憶體單元的第一金屬層m1及以上以及其間的通孔處金屬層的布局的第二部分102a。應(yīng)理解，根據(jù)本揭示案的實(shí)施例，分別繪示圖4中記憶體單元的布局的第一部分101及圖5a中記憶體單元的布局的第二部分102a是僅為了說明的便利。本領(lǐng)域技藝人士將意識(shí)到以具有相同元件符號(hào)的邊界或各種金屬線彼此對(duì)準(zhǔn)的方式，圖5a中所示的布局的第二部分102a可疊加至圖4中所示的布局的第一部分101的部分上，以使得可獲得根據(jù)本揭示案的實(shí)施例的記憶體單元的整體布局(不包括圖4及圖5a中所示的冗余層)。

參考圖4及圖5a，記憶體單元的第一位線181形成于第一位線觸點(diǎn)581上，以便電連接至第一傳送柵極晶體管pg1的源極區(qū)域，記憶體單元的第二位線182形成于第二位線觸點(diǎn)582上，以便電連接至第二傳送柵極晶體管pg2的源極區(qū)域，第三位線183形成于第三位線觸點(diǎn)583上，以便電連接至第三傳送柵極晶體管pg3的源極區(qū)域，以及第四位線184形成于第四位線觸點(diǎn)584上，以便電連接至第四傳送柵極晶體管pg4的源極區(qū)域。第一至第四位線是由第一金屬層m1形成。

如圖4所示，第一金屬層m1亦包括第一vss供電線171，其經(jīng)由第一vss觸點(diǎn)571電連接至第一下拉晶體管pd1及第三下拉晶體管pd3的源極區(qū)域；第二vss供電線172，其經(jīng)由第二vss觸點(diǎn)572電連接至第二下拉晶體管pd2及第四下拉晶體管pd4的源極區(qū)域；以及vdd供電線173，其經(jīng)由第一vdd觸點(diǎn)573及第二vdd觸點(diǎn)574電連接至第一上拉晶體管pu1及第二上拉晶體管pu2的源極區(qū)域。根據(jù)一些實(shí)施例，第一vss電力線171及第二vss電力線172對(duì)應(yīng)于前述電力線cvss并且vdd供電線173對(duì)應(yīng)于圖1及圖2的電路圖中所示的前述電力線cvdd。

參考圖4及圖5a，第一金屬層m1進(jìn)一步形成第一字線轉(zhuǎn)接墊141至第四字線轉(zhuǎn)接墊144。第一字線轉(zhuǎn)接墊(landingpad)141及第二字線轉(zhuǎn)接墊142形成于第一字線觸點(diǎn)wl-a上，以使得第一字線轉(zhuǎn)接墊141電連接至柵極層542并且第二字線轉(zhuǎn)接墊142電連接至柵極層552。因此，第一字線轉(zhuǎn)接墊141及第二字線轉(zhuǎn)接墊142分別電連接至第一傳送柵極晶體管pg1及第二傳送柵極晶體管pg2的柵極。第三字線轉(zhuǎn)接墊143及第四字線轉(zhuǎn)接墊144形成于第二字線觸點(diǎn)wl-b上，以使得第三字線轉(zhuǎn)接墊143電連接至柵極層541并且第四字線轉(zhuǎn)接墊144電連接至柵極層551。因此，第三字線轉(zhuǎn)接墊143及第四字線轉(zhuǎn)接墊144分別電連接至第三傳送柵極晶體管pg3及第四傳送柵極晶體管pg4的柵極。

記憶體單元另外包括第一數(shù)據(jù)節(jié)點(diǎn)轉(zhuǎn)接墊161，其由第一金屬層m1形成并經(jīng)由其間的通孔0電連接至第一區(qū)域連接墊591，以使得第一數(shù)據(jù)節(jié)點(diǎn)轉(zhuǎn)接墊161電連接至第一傳送柵極晶體管pg1及第一下拉晶體管pd1的漏極區(qū)域；以及第二數(shù)據(jù)節(jié)點(diǎn)轉(zhuǎn)接墊162，其由第一金屬層m1形成并經(jīng)由其間的通孔0電連接至第二區(qū)域連接墊592，以使得第二數(shù)據(jù)節(jié)點(diǎn)轉(zhuǎn)接墊162電連接至第二傳送柵極晶體管pg2及第二下拉晶體管pd2的漏極區(qū)域。此外，記憶體單元具有第三數(shù)據(jù)節(jié)點(diǎn)轉(zhuǎn)接墊163，此第三數(shù)據(jù)節(jié)點(diǎn)轉(zhuǎn)接墊163由第一金屬層m1形成并經(jīng)由第三傳送柵極晶體管pg3及第三下拉晶體管pd3的漏極區(qū)域上的長(zhǎng)觸點(diǎn)以及亦經(jīng)由通孔0電連接至第三傳送柵極晶體管pg3及第三下拉晶體管pd3的漏極區(qū)域；以及第四數(shù)據(jù)節(jié)點(diǎn)轉(zhuǎn)接墊164，其由第一金屬層m1形成并經(jīng)由第四傳送柵極晶體管pg4及第四下拉晶體管pd4的漏極區(qū)域上的長(zhǎng)觸點(diǎn)以及亦經(jīng)由通孔0電連接至第四傳送柵極晶體管pg4及第四下拉晶體管pd4的漏極區(qū)域。

如圖4及圖5a所示，位線181至位線184的每一者以及電力線171至電力線173的每一者橫跨邊界501及502。因此，當(dāng)更多的記憶體單元緊鄰具有圖4及第5圖所示的布局的記憶體單元安置時(shí)，則在相同行中連續(xù)形成記憶體單元的位線及電力線。另一方面，因?yàn)榈谝蛔志€轉(zhuǎn)接墊141至第四字線轉(zhuǎn)接墊144的每一者以及第一數(shù)據(jù)節(jié)點(diǎn)轉(zhuǎn)接墊161至第四數(shù)據(jù)節(jié)點(diǎn)轉(zhuǎn)接墊164的每一者不橫跨邊界501及502的任一者，所以在相同行中記憶體單元的第一字線轉(zhuǎn)接墊141至第四字線轉(zhuǎn)接墊144及第一數(shù)據(jù)節(jié)點(diǎn)轉(zhuǎn)接墊161至第四數(shù)據(jù)節(jié)點(diǎn)轉(zhuǎn)接墊164彼此分離并用作記憶體單元中的區(qū)域連接。

參考圖4及圖5a，記憶體單元包括第一字線wl1，其跨邊界503及504延伸并由第二金屬層m2形成；以及第二字線wl2，其跨邊界503及504延伸并由第四金屬層m4形成。第一字線wl1形成于邊界501及502之間的區(qū)域中并重疊柵極層551、552及553。第二字線wl2形成于邊界501及502之間的區(qū)域中，具有大于第一字線wl1的寬度的寬度，并覆蓋所有的柵極層。

第一字線wl1經(jīng)由第一金屬層m1下方的第一字線觸點(diǎn)wl-a、由第一金屬層m1形成的第一字線轉(zhuǎn)接墊141，以及緊接在第一字線轉(zhuǎn)接墊141上方的通孔1電連接至與第一傳送柵極晶體管pg1的柵極相對(duì)應(yīng)的柵極層542。第一字線wl1亦經(jīng)由第一金屬層m1下方的第一字線觸點(diǎn)wl-a、由第一金屬層m1形成的第二字線轉(zhuǎn)接墊142，以及緊接在第二字線轉(zhuǎn)接墊142上方的通孔1電連接至與第二傳送柵極晶體管pg2的柵極相對(duì)應(yīng)的柵極層552。

第二字線wl2經(jīng)由第一金屬層m1下方的第二字線觸點(diǎn)wl-b、由第一金屬層m1形成的第三字線轉(zhuǎn)接墊143，分別由第二金屬層m2以及第三金屬層m3形成的額外的字線轉(zhuǎn)接墊243及343，以及相對(duì)應(yīng)通孔通孔1、通孔2及通孔3電連接至與第三傳送柵極晶體管pg3的柵極相對(duì)應(yīng)的柵極層541。第二字線wl2亦經(jīng)由第一金屬層m1下方的第二字線觸點(diǎn)wl-b、由第一金屬層m1形成的第四字線轉(zhuǎn)接墊144，分別由第二金屬層m2以及第三金屬層m3形成的額外的字線轉(zhuǎn)接墊244及344，以及相對(duì)應(yīng)通孔通孔1、通孔2及通孔3電連接至與第四傳送柵極晶體管pg4的柵極相對(duì)應(yīng)的柵極層551。如圖5a所示，額外字線轉(zhuǎn)接墊343及344分別跨邊界503及邊界504，但不跨邊界501及邊界502的任一者。在其他實(shí)施例中，舉例而言，稍后描述的圖5d中所示的實(shí)施例，可改良額外字線轉(zhuǎn)接墊343及344以跨邊界501及邊界502。

因此，第一字線wl1及第二字線wl2分別連接至第一傳送柵極晶體管pg1及第二傳送柵極晶體管pg2以及分別連接至第三傳送柵極晶體管pg3及第四傳送柵極晶體管pg4，第一字線wl1及第二字線wl2由不同位準(zhǔn)處第一金屬層m1及第四金屬層m4形成，并在記憶體單元的疊層方向中彼此重疊。第一字線wl1及第二字線wl2的每一者跨邊界503及邊界504延伸。因此，當(dāng)更多的記憶體單元緊鄰具有布局的第一部分101及第二部分102a的記憶體單元安置時(shí)，則在相同列中連續(xù)形成記憶體單元的字線。

仍參考圖5a，布局的第二部分102a繪示第二金屬層m2亦包括第一區(qū)域連接線211，此第一區(qū)域連接線211經(jīng)由其上的通孔1電連接至第一數(shù)據(jù)節(jié)點(diǎn)轉(zhuǎn)接墊161及第三數(shù)據(jù)節(jié)點(diǎn)轉(zhuǎn)接墊163。因此，第一下拉晶體管pd1及第三下拉晶體管pd3以及第一傳送柵極晶體管pg1及第三傳送柵極晶體管pg3的漏極，以及第二上拉晶體管pu2及第二下拉晶體管pd2及第四下拉晶體管pd4的柵極，彼此電連接。由第二金屬層m2形成的第二區(qū)域連接線212經(jīng)由其上的通孔1電連接至第二數(shù)據(jù)節(jié)點(diǎn)轉(zhuǎn)接墊162及第四數(shù)據(jù)節(jié)點(diǎn)轉(zhuǎn)接墊164。因此，第二下拉晶體管pd2及第四下拉晶體管pd4以及第二傳送柵極晶體管pg2及第四傳送柵極晶體管pg4的漏極，以及第一上拉晶體管pu1及第一下拉晶體管pd1及第三下拉晶體管pd3的柵極，彼此電連接。

第一區(qū)域連接線211及第二區(qū)域連接線212以及額外字線轉(zhuǎn)接墊243及244是由第二金屬層m2形成并在平行于邊界501或502的方向中彼此對(duì)準(zhǔn)。亦即，可通過切割第二金屬層m2的單一連續(xù)延伸圖案來形成第一區(qū)域連接線211及第二區(qū)域連接線212以及額外字線轉(zhuǎn)接墊243及244。根據(jù)一些實(shí)施例，第一區(qū)域連接線211與額外字線轉(zhuǎn)接墊243之間的最小距離或第二區(qū)域連接線212與額外字線轉(zhuǎn)接墊244之間的最小距離小于例如30nm，以使得第一區(qū)域連接線211進(jìn)一步朝向邊界503延伸以緊固第一區(qū)域連接線211與第三數(shù)據(jù)節(jié)點(diǎn)轉(zhuǎn)接墊163上的通孔1之間的電連接并且第二區(qū)域連接線212進(jìn)一步朝向邊界504延伸以緊固第二區(qū)域連接線212與第四數(shù)據(jù)節(jié)點(diǎn)轉(zhuǎn)接墊164上的通孔1之間的電連接。

圖5b為圖5a所示布局的第二部分102a的修改實(shí)例。在下文中，將省去重疊上文參考圖5a所描述的配置的配置描述，且僅將描述不同配置的部件。

參考圖5b，在布局的修改的第二部分102b中，第二字線wl2具有與圖5a中所示的布局實(shí)質(zhì)相同的布局。圖5b的修改的第二部分102b中的第二字線wl2由第三金屬層m3形成。在此情形中，在圖5b中省略由圖5a中所示的第三金屬層m3形成的字線轉(zhuǎn)接墊343及344。根據(jù)一些實(shí)施例，盡管未繪示，亦可省略或可使用第四金屬層m4以路徑選擇記憶體單元的位線或電力線。

本領(lǐng)域技藝人士將意識(shí)到以具有相同元件符號(hào)的邊界或各種金屬線彼此對(duì)準(zhǔn)的方式，圖5b中所示的布局的第二部分102b可疊加至圖4中所示的布局的第一部分101上，以使得可獲得根據(jù)本揭示案的實(shí)施例的記憶體單元的整體布局(不包括圖4及圖5b中所示的冗余層)。

圖5c為圖5a所示布局的第二部分102a的另一修改實(shí)例。在下文中，將省去重疊上文參考圖5a所描述的配置的描述，且僅將描述不同配置的部件。

參考圖5c，第二字線wl2具有與圖5a中所示的布局實(shí)質(zhì)相同的布局。圖5c中所示的布局的修改的第二部分102c中的第二字線wl2具有比圖5a所示的布局的第二部分102a中的寬度更窄的寬度，以使得圖5c所示的第二字線wl2不覆蓋柵極層551、552及553，留下空間以在第四金屬層m4處形成額外的金屬線。由第二金屬層m2形成的第一字線wl1可經(jīng)由另一字線轉(zhuǎn)接墊341及相對(duì)應(yīng)的通孔2及通孔3，以及視情況，亦經(jīng)由另一字線轉(zhuǎn)接墊342及相對(duì)應(yīng)的通孔2及通孔3電連接至由第四金屬層m4形成的另一金屬線wl11。其他字線轉(zhuǎn)接墊341及342，如同額外的字線轉(zhuǎn)接墊343及344，由第三金屬層m3形成且不跨邊界501及502的任一者。根據(jù)一些實(shí)施例，金屬線wl11，由與第二字線wl2相同的金屬層形成且并聯(lián)于第二字線wl2，亦可充當(dāng)參考圖1及圖2所示的電路圖描述的第一字線。

根據(jù)一些實(shí)施例，第二字線wl2的寬度大于金屬線wl11的寬度的至少10％，以使得可平衡第二字線wl2的電阻以及并聯(lián)連接的第一字線wl1與金屬線wl11的電阻。當(dāng)?shù)诙志€wl2的寬度不大于金屬線wl11的寬度的10％時(shí)，第二字線wl2的電阻可顯著增加而并聯(lián)連接的第一字線wl1與金屬線wl11的電阻可減少，由于不平衡的字線電阻此舉可影響單元速度/效能。

本領(lǐng)域技藝人士將意識(shí)到以具有相同元件符號(hào)的邊界或各種金屬線彼此對(duì)準(zhǔn)的方式，圖5c中所示的布局的修改的第二部分102c可疊加至圖4中所示的布局的第一部分101上，以使得能夠獲得根據(jù)本揭示案的實(shí)施例的記憶體單元的整體布局(不包括圖4及圖5c中所示的冗余層)。

圖5d為圖5a所示的布局的第二部分102a的另一修改實(shí)例。為便于描述，圖5d描繪記憶體元件在行方向中兩個(gè)緊鄰記憶體單元的布局的修改的第二部分102d1及102d2且其共用的邊界彼此對(duì)準(zhǔn)。應(yīng)理解，布局的修改的第二部分102d1及102d2的每一者與圖5a所示布局的第二部分102a相同，除了在布局的修改的第二部分102d1及102d2中不同地定位布局的第二部分102a中的字線轉(zhuǎn)接墊343及344。在下文中，將省去重疊上述參考圖5a的配置的配置的描述，且僅將描述不同配置的部件。

參考圖5a及圖5d，在圖5a所示的布局的第二部分102a中，字線轉(zhuǎn)接墊343以及相對(duì)應(yīng)的通孔通孔2及通孔3(舉例而言)朝向vdd供電線173移動(dòng)，成為圖5d所示的布局的修改的第二部分102d1中的字線轉(zhuǎn)接墊3431。在圖5a所示的布局的第二部分102a中，字線轉(zhuǎn)接墊343以及相對(duì)應(yīng)的通孔通孔2及通孔3(舉例而言)遠(yuǎn)離vdd供電線173移動(dòng)，成為圖5d所示的修改的第二部分102d2中的字線轉(zhuǎn)接墊3432。在圖5a所示的布局的第二部分102a中，字線轉(zhuǎn)接墊344以及相對(duì)應(yīng)的通孔通孔2及通孔3(舉例而言)遠(yuǎn)離vdd供電線173移動(dòng)，成為圖5d所示的布局的修改的第二部分102d1中的字線轉(zhuǎn)接墊3441。在圖5a所示的布局的第二部分102a中，字線轉(zhuǎn)接墊344以及相對(duì)應(yīng)的通孔通孔2及通孔3(舉例而言)朝向vdd供電線173移動(dòng)，成為圖5d所示的布局的修改的第二部分102d2中的字線轉(zhuǎn)接墊3442。

本領(lǐng)域技藝人士將意識(shí)到以具有相同元件符號(hào)的邊界或各種金屬線彼此對(duì)準(zhǔn)的方式，圖5d中所示的布局的修改的第二部分102d1及102d2可疊加至圖4中所示的布局的兩個(gè)重復(fù)的第一部分101上，以使得能夠獲得根據(jù)本揭示案的實(shí)施例的記憶體單元的整體布局(不包括圖4及圖5d中所示的冗余層)。

圖6是根據(jù)本揭示案的實(shí)施例記憶體元件的單元陣列的示意圖。單元陣列600包括元件區(qū)域605，其中在此元件區(qū)域605中以矩陣形式排列各自具有前述布局的多個(gè)記憶體單元。元件區(qū)域605由列邊緣區(qū)域620及亦由行邊緣區(qū)域640所圍繞，其中在此列邊緣區(qū)域620中可形成諸如虛擬單元的非記憶體單元，且在此行邊緣區(qū)域640中可形成邊緣井及電力網(wǎng)格單元。

根據(jù)一些實(shí)施例，單元陣列600可具有分離多個(gè)記憶體單元的一或更多電力網(wǎng)格條帶650。亦即，元件區(qū)域605通過一或更多個(gè)電力網(wǎng)格條帶650劃分成多個(gè)子區(qū)域。在元件區(qū)域605的子區(qū)域的每一者中，可形成具有4x4或更大的陣列尺寸的記憶體單元的迷你陣列610。在一些實(shí)施例中，可在定位于元件區(qū)域605的另一端部的行邊緣區(qū)域640之間均勻分布電力條帶650，此電力條帶650具有與記憶體單元的一個(gè)列相同的尺寸，然而本揭示案并不受限于此。根據(jù)一些實(shí)施例，行邊緣區(qū)域640可具有與電力條帶650相同的尺寸。為了使隨同電力傳輸?shù)碾妷鹤兓抵磷畹停苫谛薷牡挠洃涹w單元在行邊緣區(qū)域640及一或更多個(gè)電力網(wǎng)格區(qū)域中形成電力網(wǎng)格單元。基于記憶體單元的上述布局的修改電力網(wǎng)格單元的布局將參考圖7a及圖7b而更顯而易知。

圖7a根據(jù)本揭示案的實(shí)施例繪示電力網(wǎng)格單元的布局的第一部分，以及圖7b繪示第一金屬層m1及以上以及其間的通孔的位準(zhǔn)處金屬層的布局的第二部分。本領(lǐng)域技藝人士將意識(shí)到以具有相同元件符號(hào)的邊界或各種金屬線彼此對(duì)準(zhǔn)的方式，圖7b中所示的布局的第二部分104可疊加至圖7a中所示的布局的第一部分103上，以使得能夠獲得根據(jù)本揭示案的實(shí)施例的電力網(wǎng)格單元的整體布局(不包括圖7a及圖7b中所示的冗余層)。

根據(jù)本揭示案的實(shí)施例電力網(wǎng)格單元的布局的第一部分103與圖4中所示記憶體單元的布局的第一部分101實(shí)質(zhì)相同。在圖7a所示的布局的第一部分中省去圖4中所示的布局的第一部分101中的連接第三數(shù)據(jù)節(jié)點(diǎn)轉(zhuǎn)接墊163的通孔0以及其下方的長(zhǎng)觸點(diǎn)，并且在圖7a所示的布局的第一部分中省去圖4中所示的布局的第一部分101的部分中的連接第四數(shù)據(jù)節(jié)點(diǎn)轉(zhuǎn)接墊164的通孔0以及其下方的長(zhǎng)觸點(diǎn)。通過省去前述通孔0，斷開記憶體單元的互連且用金屬層的額外修改(將參考圖7b描述)將記憶體單元的結(jié)構(gòu)轉(zhuǎn)換至電力網(wǎng)格單元。應(yīng)了解，省去前述通孔0是一實(shí)例；然而本揭示案并不受限于此。對(duì)于另一實(shí)例，可省去圖4所示的通孔0緊接下方的長(zhǎng)觸點(diǎn)(而不是省去前述通孔0)以作為圖7a所示的布局的第一部分103的替代方案。

現(xiàn)參考圖7b，其中在行方向中布局的第二部分104的相對(duì)側(cè)安置圖5a所示的布局的兩個(gè)第二部分102a并對(duì)準(zhǔn)于其邊界。電力網(wǎng)格單元的布局的第二部分104與記憶體單元的布局的第二部分102a相似，但其內(nèi)部連接不同于布局的第二部分102a的內(nèi)部連接。布局的第二部分104包括兩個(gè)由第二金屬層m2形成的并聯(lián)的電力線cvss。兩個(gè)由第二金屬層m2形成的電力線cvss的一者經(jīng)由第一vss供電線171及第二vss供電線172上安置的通孔1電連接至第一vss供電線171及第二vss供電線172。由第四金屬層m4、轉(zhuǎn)接墊，以及其上的通孔組成的電力線cvss可使由第二金屬層m2形成的兩個(gè)并聯(lián)的電力線cvss彼此電連接。

返回參考圖6，在電力網(wǎng)格條帶650的每一者中，由第二金屬層m2及第四金屬層m4組成的電力線cvss延伸至列邊緣區(qū)域620的部分625。因此，經(jīng)由電力線cvss的至少一者以及亦經(jīng)由第一vss供電線171及第二vss供電線172可將參考電壓(諸如，接地電壓)施加至記憶體單元，此電力線cvss由第二金屬層m2及第四金屬層m4組成。

圖8是根據(jù)本揭示案的實(shí)施例sram元件的電路區(qū)塊。如圖8所示，sram元件包括sram陣列800，此sram陣列800由4x4或更大的雙端口sram單元組成，此雙端口sram單元每一者具有前述單元布局的一者。雙端口sram單元的第一字線wl1連接至第一端口字線驅(qū)動(dòng)器/選擇器810且由第一端口字線驅(qū)動(dòng)器/選擇器810控制，雙端口sram單元的第二字線wl2連接至第二端口字線驅(qū)動(dòng)器/選擇器820且由第二端口字線驅(qū)動(dòng)器/選擇器820控制。根據(jù)前述各種實(shí)施例，雙端口sram單元的第一字線wl1及第二字線wl2在不同金屬位準(zhǔn)形成。作為實(shí)例，第一字線wl1是由第二金屬層m2形成且第二字線wl2是由第四金屬層m4形成。

仍參考圖8，雙端口sram單元的第一位線181及第二位線182連接至第一端口y多工器及感測(cè)放大器830?？蛇x擇記憶體單元的第一位線181及第二位線182，此第一位線181及第二位線182的字線wl1是由第一端口字線驅(qū)動(dòng)器/選擇器810所選擇，并且可通過第一端口y多工器及感測(cè)放大器830讀取并感測(cè)(或?qū)懭?其所傳遞的數(shù)據(jù)。雙端口sram單元的第三位線183及第四位線184連接至第二端口y多工器及感測(cè)放大器840。可選擇記憶體單元的第三位線183及第四位線184，此第三位線183及第四位線184的字線wl1是由第二端口字線驅(qū)動(dòng)器/選擇器820所選擇，并且可通過第二端口y多工器及感測(cè)放大器840讀取并感測(cè)(或?qū)懭?其所傳遞的數(shù)據(jù)。根據(jù)根據(jù)本揭示案的各種實(shí)施例，雙端口sram單元的第一位線181至第四位線184是由相同金屬層(舉例而言，第一金屬層m1)形成。

盡管圖8中未繪示，sram陣列800包括具有前述記憶體單元布局的記憶體單元，且可進(jìn)一步包括記憶體單元列之間的前述電力條帶(或電力網(wǎng)格單元)。根據(jù)一些實(shí)施例，或者可在sram陣列800的對(duì)側(cè)安置第一端口字線驅(qū)動(dòng)器/選擇器810以及第二端口字線驅(qū)動(dòng)器/選擇器820。

根據(jù)本揭示案的一個(gè)態(tài)樣，包括多個(gè)記憶體單元及任選的一或更多個(gè)電力網(wǎng)格條帶(或電力網(wǎng)格單元)的記憶體元件包括個(gè)別圖案，這些個(gè)別圖案每一者具有直線形狀。亦即，在不考慮任何處理誤差的情況下，個(gè)別圖案可沿著行方向或列方向線性延伸，但不會(huì)有任何彎曲部分。因此，具有微影術(shù)圖案的記憶體元件可通過具有提高產(chǎn)率及降低制造成本的10nm或超過10nm的技術(shù)實(shí)施。

根據(jù)本揭示案的另一態(tài)樣，在不使用更昂貴及更先進(jìn)的電子束微影術(shù)或超紫外線微影術(shù)(extremeultravioletlithography；euv)工具的情況下，可通過193nm浸沒式微影術(shù)圖案化記憶體元件，此記憶體元件包括多個(gè)記憶體單元及可選的一或更多個(gè)電力網(wǎng)格條帶(或電力網(wǎng)格單元)并具有含改良的字線路徑選擇結(jié)構(gòu)的內(nèi)部節(jié)點(diǎn)連接結(jié)構(gòu)。

根據(jù)本揭示案的另一態(tài)樣，親微影單元布局的內(nèi)部節(jié)點(diǎn)連接結(jié)構(gòu)使用第一金屬層m1及第二金屬層m2以將轉(zhuǎn)接墊(或長(zhǎng)觸點(diǎn))形成為區(qū)域連接線，以將晶體管(舉例而言，隨附附圖中的pu1、pd1、pg1以及pg3)的漏極區(qū)域彼此連接。因此，每一記憶體單元具有由金屬層形成的兩個(gè)字線。舉例而言，第一字線(隨附附圖中wl1)是由第二金屬層m2形成，且第二字線(隨附附圖中wl2)是由第二金屬層m2上方的金屬層形成。若寬度增加則第二字線可具有減少的金屬路徑選擇電阻。

根據(jù)本揭示案的另一態(tài)樣，記憶體元件的記憶體單元及可選的電力網(wǎng)格單元在后段制程(backendofline；beol)與前段制程(front-end-of-line；feol)路徑選擇中皆與間隔微影術(shù)相容。亦可實(shí)施間隔微影術(shù)可比較(或單向路徑選擇規(guī)則可比較)金屬路徑選擇以制造薄型(單元x-y間距的單元比率大于5)三端口sram單元。

根據(jù)本揭示案的一態(tài)樣，記憶體元件的記憶體單元及可選的一或更多個(gè)電力網(wǎng)格條帶(或電力網(wǎng)格單元)具有間隔微影術(shù)相容布局。舉例而言，每一單元具有用于個(gè)別半導(dǎo)體鰭片、柵極層，以及各種金屬層的單一路徑選擇定向。各種金屬層不具有寬的島狀物或彎曲結(jié)構(gòu)。更具體言的，半導(dǎo)體鰭片及第一金屬層及第三金屬層的圖案平行或?qū)嵸|(zhì)平行于一個(gè)方向延伸，而柵極層的圖案及第二金屬層及第四金屬層平行于或?qū)嵸|(zhì)平行于另一方向延伸，此另一方向垂直或?qū)嵸|(zhì)垂直于此一個(gè)方向。記憶體元件支援單一定向金屬路徑選擇，此單一定向金屬路徑選擇需要相同金屬路徑選擇方案以用于記憶體單元及邏輯電路兩者。

根據(jù)本揭示案的另一態(tài)樣，記憶體元件具有降低的位線耦合電容及串?dāng)_雜訊，因?yàn)槲痪€是完全被屏蔽并具有最小的路徑選擇距離。

根據(jù)本揭示案的另一態(tài)樣，記憶體元件的每一記憶體單元具有平衡的布局以改良記憶體單元穩(wěn)定性。

根據(jù)本揭示案的另一態(tài)樣，記憶體元件的記憶體單元及電力網(wǎng)格單元具有高度及相同面積。因此，無需額外考慮在每一電力網(wǎng)格單元中實(shí)施各種層的路徑選擇。

根據(jù)本揭示案的一態(tài)樣，雙端口靜態(tài)隨機(jī)存取記憶體(sram)單元限制于由第一邊界至第四邊界定義的區(qū)域中。第一邊界及第二邊界彼此并聯(lián)，且第三邊界及第四邊界連接第一邊界及第二邊界且彼此并聯(lián)。雙端口sram包括第一電力線至第三電力線，連接至第一電力線至第三電力線的儲(chǔ)存單元，包括由第一字線控制的第一傳送柵極晶體管及第二傳送柵極晶體管的第一端口，將第一位線與儲(chǔ)存單元彼此耦合的第一傳送柵極晶體管及將第二位線與儲(chǔ)存單元彼此耦合的第二傳送柵極晶體管，以及包括由第二字線控制的第三傳送柵極晶體管及第四傳送柵極晶體管的第二端口，將第三位線與儲(chǔ)存單元彼此耦合的第三傳送柵極晶體管及將第四位線與儲(chǔ)存單元彼此耦合的第四傳送柵極晶體管。第一位線至第四位線及第一電力線至第三電力線每一者在第一方向中延伸并由第一金屬層形成。第一字線在實(shí)質(zhì)垂直于第一方向的第二方向中延伸并由第一金屬層上方的第二金屬層形成。第二字線以第二方向延伸并由第二金屬層上方的上層金屬層形成。

于本揭示案的一些實(shí)施例中，第一位線至第四位線及第一電力線至第三電力線每一者連續(xù)地由第一邊界延伸至第二邊界。第一字線及第二字線每一者連續(xù)地由第三邊界延伸至第四邊界。

于本揭示案的一些實(shí)施例中，雙端口sram進(jìn)一步包括位于第二金屬層上方的第三及第四金屬層。第一字線至少經(jīng)由由第一金屬層所形成的字線轉(zhuǎn)接墊連接至第一及第二傳送柵極晶體管的柵極。第二字線由第二金屬層所形成，并至少經(jīng)由由第一至第三金屬層所形成的字線轉(zhuǎn)接墊連接至第三及第四傳送柵極晶體管的柵極。第三金屬層設(shè)置于第二及第四金屬層之間。第四金屬層為上層金屬層。

于本揭示案的一些實(shí)施例中，由第一及第三金屬層所形成的字線轉(zhuǎn)接墊每一者在第一方向中延伸。由第二金屬層所形成的字線轉(zhuǎn)接墊每一者在第二方向中延伸。

于本揭示案的一些實(shí)施例中，每一字線轉(zhuǎn)接墊未接觸第一邊界及第二邊界的任一者。

于本揭示案的一些實(shí)施例中，第四金屬層僅形成第二字線。第二字線覆蓋第一字線。

于本揭示案的一些實(shí)施例中，雙端口sram進(jìn)一步包括由第四金屬層所形成的第三字線。第三字線在第二方向上由第三邊界連續(xù)地延伸至第四邊界、覆蓋第一字線并至少經(jīng)由由第三金屬層所形成的字線轉(zhuǎn)接墊電連接至第一字線。第二字線的寬度大于第三字線的寬度的至少10％。

于本揭示案的一些實(shí)施例中，由第一金屬層所形成且電連接至第三傳送柵極晶體管的字線轉(zhuǎn)接墊與第三電力線之間的距離，是大于由第三金屬層所形成且電連接至第三傳送柵極晶體管的字線轉(zhuǎn)接墊與第三電力線之間的距離。由第一金屬層所形成且電連接至第四傳送柵極晶體管的字線轉(zhuǎn)接墊與第三電力線之間的距離，是大于由第三金屬層所形成且電連接至第四傳送柵極晶體管的字線轉(zhuǎn)接墊與第三電力線之間的距離。由第三金屬層所形成的每一字線轉(zhuǎn)接墊由第一邊界連續(xù)地延伸至第二邊界。

于本揭示案的一些實(shí)施例中，雙端口sram進(jìn)一步包括位于第二金屬層上方的第三金屬層。第一字線至少經(jīng)由由第一金屬層所形成的字線轉(zhuǎn)接墊連接至第一及第二傳送柵極晶體管的柵極。第二字線由第三金屬層所形成，并至少經(jīng)由由第一及第二金屬層所形成的字線轉(zhuǎn)接墊連接至第三及第四傳送柵極晶體管的柵極。由第一金屬層所形成的每一字線轉(zhuǎn)接墊在第一方向上延伸。由第二金屬層所形成的每一字線轉(zhuǎn)接墊在第二方向上延伸。

于本揭示案的一些實(shí)施例中，儲(chǔ)存單元包括交叉耦合的第一反相器及第二反相器。第一反相器包括第一上拉晶體管及第一及第三下拉晶體管。第二反相器包括第二上拉晶體管及第二及第四下拉晶體管。構(gòu)成第一級(jí)聯(lián)晶體管的第一傳送柵極晶體管及第一下拉晶體管是形成于第一有效區(qū)域中。構(gòu)成第二級(jí)聯(lián)晶體管的第二傳送柵極晶體管及第二下拉晶體管是形成于第二有效區(qū)域中。構(gòu)成第三級(jí)聯(lián)晶體管的第三傳送柵極晶體管及第三下拉晶體管是形成于第三有效區(qū)域中。構(gòu)成第四級(jí)聯(lián)晶體管的第四傳送柵極晶體管及第四下拉晶體管是形成于第四有效區(qū)域中。第一上拉晶體管形成于第五有效區(qū)域中。第二上拉晶體管形成于第六有效區(qū)域中。第一至第六有效區(qū)域每一者由第一邊界連續(xù)地延伸至第二邊界。

于本揭示案的一些實(shí)施例中，雙端口sram進(jìn)一步包括第一至第六柵極層以及第一至第四柵極觸點(diǎn)。第一柵極層用作第三傳送柵極晶體管的柵極。第二柵極層用作第一傳送柵極晶體管的柵極。第三柵極層用作第二上拉晶體管、第二下拉晶體管及第四下拉晶體管的柵極。第四柵極層用作第四傳送柵極晶體管的柵極。第五柵極層用作第二傳送柵極晶體管的柵極。第六柵極層用作第一上拉晶體管、第一下拉晶體管及第三下拉晶體管的柵極。第一至第四柵極觸點(diǎn)設(shè)置于由第一金屬層所形成的相對(duì)字線轉(zhuǎn)接墊以及覆蓋此相對(duì)字線轉(zhuǎn)接墊的一部位的相對(duì)柵極層之間。第一至第三柵極層彼此分隔且在第二方向上彼此對(duì)準(zhǔn)。第四至第五柵極層彼此分隔且在第二方向上彼此對(duì)準(zhǔn)。

于本揭示案的一些實(shí)施例中，雙端口sram進(jìn)一步包括第一至第四數(shù)據(jù)節(jié)點(diǎn)轉(zhuǎn)接墊。第一傳送柵極晶體管及第三柵極層的漏極至少經(jīng)由第一數(shù)據(jù)節(jié)點(diǎn)轉(zhuǎn)接墊彼此電連接。第二傳送柵極晶體管、第二下拉晶體管及第六柵極層的漏極至少經(jīng)由第二數(shù)據(jù)節(jié)點(diǎn)轉(zhuǎn)接墊彼此電連接。第三傳送柵極晶體管及第三下拉晶體管的漏極至少經(jīng)由第三數(shù)據(jù)節(jié)點(diǎn)轉(zhuǎn)接墊彼此電連接。第四傳送柵極晶體管及第四下拉晶體管的漏極至少經(jīng)由第四數(shù)據(jù)節(jié)點(diǎn)轉(zhuǎn)接墊彼此電連接。第一至第四數(shù)據(jù)節(jié)點(diǎn)轉(zhuǎn)接墊由第一金屬層所形成、在第二方向上延伸且與第一及第二邊界分隔。

于本揭示案的一些實(shí)施例中，雙端口sram進(jìn)一步包括第一及第二區(qū)域連接線。第一區(qū)域連接線由第二金屬層所形成。第一及第三數(shù)據(jù)節(jié)點(diǎn)轉(zhuǎn)接墊至少經(jīng)由第一區(qū)域連接線彼此電連接。第二區(qū)域連接線由第二金屬層所形成。第二及第四數(shù)據(jù)節(jié)點(diǎn)轉(zhuǎn)接墊至少經(jīng)由第二區(qū)域連接線彼此電連接。第二金屬層包括分別形成于第一及第三柵極層上方的第一及第二字線轉(zhuǎn)接墊。第一字線轉(zhuǎn)接墊、第一區(qū)域連接線、第二區(qū)域連接線及第二字線轉(zhuǎn)接墊在第一方向上彼此對(duì)準(zhǔn)。

于本揭示案的一些實(shí)施例中，雙端口sram進(jìn)一步包括第一至第四位線觸點(diǎn)及第一至第四電力線觸點(diǎn)。第一位線觸點(diǎn)由第一金屬層所形成。第一位線觸點(diǎn)及其上的通孔將第一位線電連接至第一傳送柵極晶體管的源極區(qū)。第二位線觸點(diǎn)由第一金屬層所形成。第二位線觸點(diǎn)及其上的通孔將第二位線電連接至第二傳送柵極晶體管的源極區(qū)。第三位線觸點(diǎn)由第一金屬層所形成。第三位線觸點(diǎn)及其上的通孔將第三位線電連接至第三傳送柵極晶體管的源極區(qū)。第四位線觸點(diǎn)由第一金屬層所形成。第四位線觸點(diǎn)及其上的通孔將第四位線電連接至第四傳送柵極晶體管的源極區(qū)。第一電力線觸點(diǎn)由第一金屬層所形成。第一電力線觸點(diǎn)及其上的通孔將第一電力線電連接至第一及第三下拉晶體管的源極區(qū)。第二電力線觸點(diǎn)由第一金屬層所形成。第二電力線觸點(diǎn)及其上的通孔將第二電力線電連接至第二及第四下拉晶體管的源極區(qū)。第三及第四電力線觸點(diǎn)由第一金屬層所形成。第三及第四電力線觸點(diǎn)及其上的通孔將第三電力線電連接至第一及第二上拉晶體管的源極區(qū)。第三位線觸點(diǎn)、第一位線觸點(diǎn)、第四電力線觸點(diǎn)及第二電力線觸點(diǎn)依序設(shè)置且在第二方向上彼此對(duì)準(zhǔn)。第四位線觸點(diǎn)、第二位線觸點(diǎn)、第三電力線觸點(diǎn)及第一電力線觸點(diǎn)依序設(shè)置且在第二方向上彼此對(duì)準(zhǔn)。

根據(jù)本揭示案的一態(tài)樣，雙端口靜態(tài)隨機(jī)存取記憶體(sram)單元包括第一金屬層，此第一金屬層包括彼此間隔的第一電力線至第三電力線，彼此間隔的第一位線至第四位線，彼此間隔的第一數(shù)據(jù)節(jié)點(diǎn)轉(zhuǎn)接墊至第四數(shù)據(jù)節(jié)點(diǎn)轉(zhuǎn)接墊，以及彼此間隔的第一字線轉(zhuǎn)接墊及第四字線轉(zhuǎn)接墊。第二金屬層包括第一字線，此第一字線經(jīng)由第一金屬層與第二金屬層之間的通孔電連接至第一字線轉(zhuǎn)接墊及第二字線轉(zhuǎn)接墊；第一區(qū)域連接線，此第一區(qū)域連接線經(jīng)由第一金屬層與第二金屬層之間的通孔電連接至第一數(shù)據(jù)節(jié)點(diǎn)轉(zhuǎn)接墊及第三數(shù)據(jù)節(jié)點(diǎn)轉(zhuǎn)接墊；第二區(qū)域連接線，此第二區(qū)域連接線經(jīng)由第一金屬層與第二金屬層之間的通孔電連接至第二數(shù)據(jù)節(jié)點(diǎn)轉(zhuǎn)接墊及第四數(shù)據(jù)節(jié)點(diǎn)轉(zhuǎn)接墊；以及第一額外字線轉(zhuǎn)接墊及第二額外字線轉(zhuǎn)接墊。第二金屬層上方的上層金屬層包括第二字線，此第二字線至少經(jīng)由額外的第一額外字線轉(zhuǎn)接墊及第二額外字線轉(zhuǎn)接墊電連接至第三字線轉(zhuǎn)接墊以及第四字線轉(zhuǎn)接墊，此額外的第一額外字線轉(zhuǎn)接墊及第二額外字線轉(zhuǎn)接墊由第二金屬層形成。第一金屬層的每一圖案在第一方向中延伸且第二金屬層的每一圖案在實(shí)質(zhì)垂直于第一方向的第二方向中延伸。

于本揭示案的一些實(shí)施例中，雙端口sram單元進(jìn)一步包括交叉耦合的第一反相器及第二反相器以及第一至第四傳送柵極晶體管。第一反相器包括第一上拉晶體管及并聯(lián)的第一及第三下拉晶體管。第二反相器包括第二上拉晶體管及并聯(lián)的第二及第四下拉晶體管。第三及第四傳送柵極晶體管耦接至至第一反相器的輸出及第二反相器的輸入。第二及第四傳送柵極晶體管耦接至第一反相器的輸入及第二反相器的輸出。第一至第四位線分別電連接至第一至第四傳送柵極晶體管的源極區(qū)。第一至第三電力線分別電連接至第一及第三下拉晶體管的源極區(qū)、第二及第三下拉晶體管的源極區(qū)以及第一及第二上拉晶體管的源極區(qū)。第一及第二字線分別電連接至第一及第二傳送柵極晶體管的柵極以及第三及第四傳送柵極晶體管的柵極。

于本揭示案的一些實(shí)施例中，上層金屬層為第三金屬層，且實(shí)質(zhì)上平行于第二方向延伸。

于本揭示案的一些實(shí)施例中，上層金屬層為第四金屬層，且實(shí)質(zhì)上平行于第二方向延伸。雙端口sram單元進(jìn)一步包括位于第二及第四金屬層之間的第三金屬層。第三金屬層包括在第一方向上延伸且電連接至第二字線的字線轉(zhuǎn)接墊。

根據(jù)本揭示案的一態(tài)樣，半導(dǎo)體元件包括在行方向及列方向中記憶體單元的第一陣列及第二陣列以及電力網(wǎng)格單元的一列，這些電力網(wǎng)格單元每一者具有與記憶體單元相同的尺寸，此記憶體單元安置于第一陣列與第二陣列之間。每一記憶體單元包括：交叉耦合的第一反相器及第二反相器，此第一反相器包括第一上拉晶體管及并聯(lián)的第一下拉晶體管及第三下拉晶體管，以及此第二反相器包括第二上拉晶體管及并聯(lián)的第二下拉晶體管及第四下拉晶體管；第一傳送柵極晶體管以及第三傳送柵極晶體管，耦接至第一反相器的輸出及第二反相器的輸入；第二傳送柵極晶體管以及第四傳送柵極晶體管，耦接至第一反相器的輸入及第二反相器的輸出。在一行中，半導(dǎo)體元件包括第一金屬層，此第一金屬層包括第一電力供電線，此第一電力供電線電連接至此一行中記憶體單元的第一下拉晶體管及第三下拉晶體管的源極區(qū)域，第二電力供電線，此第二電力供電線電連接至此一行中記憶體單元的第二下拉晶體管及第四下拉晶體管的源極區(qū)域，以及第三電力供電線，此第三電力供電線電連接至此一行中記憶體單元的第一上拉晶體管及第二上拉晶體管的源極區(qū)域。在此一個(gè)行中，第二金屬層包括一個(gè)第一字線，在列方向中延伸，電連接至第一記憶體單元的第一傳送柵極晶體管及第二傳送柵極晶體管的柵極，此第一記憶體單元安置于此一行中的電力網(wǎng)格單元的一側(cè)上；以及另一第一字線，在列方向中延伸，電連接至第二記憶體單元的第一傳送柵極晶體管及第二傳送柵極晶體管的柵極，此第二記憶體單元安置于電力網(wǎng)格單元的另一側(cè)上。在一行中，第四金屬層包括一個(gè)第二字線，此一個(gè)第二字線在列方向中延伸，電連接至第一記憶體單元的第三傳送柵極晶體管及第四傳送柵極晶體管的柵極；以及另一第二字線，此另一第二字線在列方向中延伸，電連接至第二記憶體單元的第三傳送柵極晶體管及第四傳送柵極晶體管的柵極。在此一行中，第三金屬層安置于第二金屬層與第四金屬層之間并包括行方向中的字線轉(zhuǎn)接墊，此字線轉(zhuǎn)接墊安置于電力網(wǎng)格單元的一側(cè)上，且電連接至第一記憶體單元的第二字線；以及行方向中的字線轉(zhuǎn)接墊，此字線轉(zhuǎn)接墊安置于電力網(wǎng)格單元的另一側(cè)上，且電連接至第二記憶體單元的第二字線。第二金屬層進(jìn)一步包括上層第一電力線，安置于電力網(wǎng)格單元中，橫跨電力網(wǎng)格單元電連接至第一電力線及第二電力線。第四金屬層進(jìn)一步包括上層第二電力線，安置于電力網(wǎng)格單元中并延伸于列方向中。第三金屬層進(jìn)一步包括轉(zhuǎn)接墊，電連接至上層第一電力線及上層第二電力線。

于本揭示案的一些實(shí)施例中，在前述一行中，第一及第二記憶體單元的第一傳送柵極晶體管及第一下拉晶體管形成于橫跨電力網(wǎng)格單元的第一有效區(qū)域中；第一及第二記憶體單元的第二傳送柵極晶體管及第二下拉晶體管形成于橫跨電力網(wǎng)格單元的第二有效區(qū)域中；第一及第二記憶體單元的第三傳送柵極晶體管及第三下拉晶體管形成于橫跨電力網(wǎng)格單元的第三有效區(qū)域中；第一及第二記憶體單元的第四傳送柵極晶體管及第四下拉晶體管形成于橫跨電力網(wǎng)格單元的第四有效區(qū)域中；第一及第二記憶體單元的第一上拉晶體管形成于橫跨電力網(wǎng)格單元的第五有效區(qū)域中；以及第一及第二記憶體單元的第二上拉晶體管形成于橫跨電力網(wǎng)格單元的第六有效區(qū)域中。

所述的鰭式場(chǎng)效晶體管是作為實(shí)施本揭示案的各種實(shí)施例的一實(shí)例。本揭示案不應(yīng)受限于此。根據(jù)其他實(shí)施例，可通過任何其他類型晶體管實(shí)施具有任何前述布局的雙端口sram。本領(lǐng)域一般技藝者將意識(shí)到上述半導(dǎo)體鰭片可通過各種適于制造其他類型晶體管的有效區(qū)域進(jìn)行修改或替代。

上文概述若干實(shí)施例的特征，使得熟悉此項(xiàng)技術(shù)者可更好地理解本揭示案的態(tài)樣。熟悉此項(xiàng)技術(shù)者應(yīng)了解，可輕易使用本揭示案作為設(shè)計(jì)或修改其他制程及結(jié)構(gòu)的基礎(chǔ)，以便實(shí)施本文所介紹的實(shí)施例的相同目的及/或?qū)崿F(xiàn)相同優(yōu)勢(shì)。熟悉此項(xiàng)技術(shù)者亦應(yīng)認(rèn)識(shí)到，此類等效結(jié)構(gòu)并未脫離本揭示案的精神及范疇，且可在不脫離本揭示案的精神及范疇的情況下產(chǎn)生本文的各種變化、替代及更改。