相關(guān)申請的交叉引用

本申請基于并要求2016年3月8日提交的美國臨時申請no.62/305,469以及2016年9月14日提交的美國非臨時申請no.15/265,741的優(yōu)先權(quán)的權(quán)益，其全部內(nèi)容通過引用并入本文。

本文描述的實施例一般涉及半導體存儲器裝置。

背景技術(shù)：

磁阻隨機存取存儲器(mram)是其中用于存儲信息的存儲器單元采用具有磁阻效應的元件的存儲器裝置。mram作為以高速操作、大存儲容量和非易失性為特征的下一代存儲器裝置而受到關(guān)注。

技術(shù)實現(xiàn)要素：

通常，根據(jù)一個實施例，半導體存儲器裝置包括：第一存儲器單元，其包括第一可變電阻元件；以及第一電路，用于控制對第一存儲器單元執(zhí)行的寫入。第一電路執(zhí)行第一用于在第一時間將第一數(shù)據(jù)寫入第一存儲器單元的寫入，確定第一寫入是否失敗，以及如果第一寫入失敗則執(zhí)行用于在比第一時間更長的第二時間將第一數(shù)據(jù)寫入第一存儲器單元的第二寫入。

根據(jù)實施例，改進了存儲器單元的耐久性。

附圖說明

圖1是示出根據(jù)實施例的半導體存儲器裝置的一般架構(gòu)的框圖。

圖2示出根據(jù)實施例的半導體存儲器裝置的存儲器單元陣列。

圖3a是示出根據(jù)實施例的半導體存儲器裝置中采用的可變電阻元件的示意性結(jié)構(gòu)的截面圖。

圖3b是示出根據(jù)實施例的由p狀態(tài)半導體存儲器裝置的可變電阻元件執(zhí)行的寫入的截面圖。

圖3c是示出根據(jù)實施例的半導體存儲器裝置的ap狀態(tài)可變電阻元件執(zhí)行的寫入的截面圖。

圖4是示出根據(jù)實施例的半導體存儲器裝置中采用的存儲器單元陣列和讀取/寫入電路的框圖。

圖5是示出根據(jù)實施例的半導體存儲器裝置中采用的感測放大器鎖存電路的框圖。

圖6是示出根據(jù)實施例的半導體存儲器裝置中采用的頁緩沖器電路的框圖。

圖7是示出根據(jù)實施例的半導體存儲器裝置中采用的寫入驅(qū)動器控制器的框圖。

圖8是示出根據(jù)實施例的半導體存儲器裝置中采用的脈沖生成電路的框圖。

圖9是示出根據(jù)實施例的在半導體存儲器裝置中生成短寫入脈沖時的脈沖生成電路的各種信號的時序圖。

圖10是示出根據(jù)實施例的半導體存儲器裝置中生成長寫入脈沖時的脈沖生成電路的各種信號的時序圖。

圖11是示出根據(jù)實施例的由半導體存儲器裝置執(zhí)行的寫入的流程圖。

圖12是示出圖11所示的第一短寫入序列的流程圖。

圖13示出圖12所示的步驟s22中的列中的數(shù)據(jù)信息。

圖14示出列中的數(shù)據(jù)信息如何處于圖12中所示的步驟s22-s27中。

圖15是示出在圖11中所示的第二短寫入序列的流程圖。

圖16示出在圖15中所示的步驟s32-s36中的列中的數(shù)據(jù)信息。

圖17示出在圖15中所示的步驟s32-s36中的列中的數(shù)據(jù)信息。

圖18是示出在圖11中所示的長寫入序列的流程圖。

圖19示出在圖18中所示的步驟s42的列中的數(shù)據(jù)信息。

圖20示出在圖18中所示的步驟s43-s46的列中的數(shù)據(jù)信息。

圖21是示出根據(jù)實施例的由半導體存儲器裝置執(zhí)行的寫入的第一示例的各種信號的時序圖。

圖22是示出根據(jù)實施例的由半導體存儲器裝置執(zhí)行的寫入的另一示例的各種信號的時序圖。

具體實施方式

在下文中，將參考附圖描述實施例。在附圖中，相同的參考標記或符號用于指示相似的部分。

<實施例>

將參考圖1至圖22描述根據(jù)本實施例的半導體存儲器裝置。

在下面的描述中，將提及使用磁性隧道結(jié)(mtj)元件存儲數(shù)據(jù)的mram作為可變電阻元件的示例，但可變電阻元件不限于mram。本實施例可應用于將可變電阻元件的電阻差轉(zhuǎn)換為電流差或電壓差的那些存儲器。在下面的描述中，詞語“連接(耦接)”不僅指直接連接，還指其中借助于元件進行連接的間接連接。當提及晶體管的一端時，其是該晶體管的源極或漏極，并且其另一端是晶體管的剩余一個(源極或漏極)。

[實施例中的配置示例]

圖1是示出根據(jù)實施例的半導體存儲器裝置的一般架構(gòu)的框圖。

如在圖1中所示，半導體存儲器裝置包括存儲器10和存儲器控制器(主機裝置)20。

存儲器10例如是mram、動態(tài)隨機存取存儲器(dram)、電阻式隨機存取存儲器(reram)或相變隨機存取存儲器(pcram)。在下面的描述中，將參考存儲器10是mram的情況。

從存儲器控制器20中，存儲器10接收命令/地址信號ca、數(shù)據(jù)dq、數(shù)據(jù)選通信號dqs和時鐘clk/clkb。存儲器10向存儲器控制器20發(fā)送數(shù)據(jù)dq。

存儲器控制器20包括中央處理單元(cpu)、ram、只讀存儲器(rom)等。存儲器控制器20通過發(fā)出命令來控制存儲器10。

存儲器10包括存儲體bk(bk0至bk3as)、數(shù)據(jù)電路15、命令/地址電路16、控制器17和輸入/輸出電路18。

存儲體bk0包括存儲器單元陣列11_0、行解碼器12_0、讀取/寫入電路13_0和列解碼器14_0。存儲體bk1至bk3具有與存儲體bk0類似的配置，并且相應地包括存儲器單元陣列11_1至11_3、行解碼器12_1至12_3、讀取/寫入電路13_1至13_3以及列解碼器14_1至14_3。在下面的描述中，將提到存儲體bk0的配置作為示例。存儲體bk是可以由存儲器控制器20選擇的最大激活單元。

圖2示出根據(jù)實施例的半導體存儲器裝置的存儲器單元陣列11_0。

如在圖2中所示，存儲器單元陣列11_0設置有位線bl(bl0至bl3)、源極線sl(sl0至sl3)以及字線wl(wl0至wl3)。位線bl和源極線sl在第一方向中延伸并且在垂直于第一方向的第二方向中交替。字線wl在第二方向中延伸。存儲器單元陣列10包括多個存儲器單元mc。存儲器單元mc中的每一個存儲器單元mc被布置在位線bl和源極線sl與字線wl相交的交叉處。通過這種布置，存儲器單元mc在第一和第二方向中以矩陣模式布置。假設位線bl0和源極線sl0形成列0，位線bl1和源極線sl1形成列1，位線bl2和源極線sl2形成列2，并且位線bl3和源極線sl3形成列3。一個字線wl和對其耦接的存儲器單元mc將被稱為“頁(page)”。

存儲器單元陣列11_0中設置的列數(shù)以及列中設置的位線bl、源極線sl和字線wl的數(shù)量僅是示例，而不是限制性的。

每一個存儲器單元mc例如包括可變電阻元件r和選擇晶體管st?？勺冸娮柙的一端被電耦接到位線bl，而其另一端被電耦接到選擇晶體管st的一端。選擇晶體管st的另一端被電耦接到源極線sl，并且選擇晶體管st的柵極被電耦接到字線wl。

可變電阻元件r是其電阻值根據(jù)對其提供(施加)的電流(或電壓)而變化的元件?？勺冸娮柙例如是mtj元件、相變元件、鐵電體元件等。當通過字線wl使相關(guān)的選擇晶體管st導通時選擇存儲器單元mc。在下面的描述中，假設mram(可變電阻元件)是mtj元件。

圖3a是示出在根據(jù)實施例的半導體存儲器裝置中采用的可變電阻元件r的示意性結(jié)構(gòu)的截面圖。在圖3a中，將可變電阻元件r描繪為包括存儲器層31、隧道勢壘層32和參考層33。

如在圖3a中所示，可變電阻元件r是堆疊構(gòu)件，其包括：由鐵磁層形成的存儲器層31、由鐵磁層形成的參考層33、以及由非磁性層形成并位于存儲器層31和參考層33之間的隧道勢壘層32。

存儲器層31是其磁化方向可變的鐵磁層，并且具有垂直或基本上垂直于膜表面(上/下表面)的垂直磁性各向異性?！翱勺儭贝呕较蛑荚谥甘敬呕较蝽憫陬A定寫入電流而變化的狀態(tài)。“基本上垂直”旨在指示殘余磁化的方向相對于膜表面在45°<θ≤90°內(nèi)的狀態(tài)。存儲器層31例如由鈷硼化鐵(cofeb)或硼化鐵(feb)形成。

隧道勢壘層32位于存儲器層31上。隧道勢壘層32是非磁性層，并且例如由mgo形成。

參考層33位于隧道勢壘層32上。參考層33是其磁化方向固定的鐵磁層，并且具有垂直于或基本上垂直于膜表面(上/下表面)的垂直磁性各向異性。固定磁化方向旨在指示磁化方向不響應于預定寫入電流而變化的狀態(tài)。參考層33在磁化方向中具有比存儲器層31更大的反轉(zhuǎn)能量勢壘。參考層33例如由鈷鉑(copt)、鈷鎳(coni)或鈷鈀(copd)形成。

圖3b示出根據(jù)實施例的由半導體存儲器裝置的可變電阻元件r執(zhí)行的寫入，并且是示出可變電阻元件處于平行狀態(tài)(p狀態(tài))的截面圖。圖3c示出根據(jù)實施例的由半導體存儲器裝置的可變電阻元件r執(zhí)行的寫入，并且是示出可變電阻元件處于反平行狀態(tài)(ap狀態(tài))的截面圖。

可變電阻元件例如是自旋注入可變電阻元件。因此，當數(shù)據(jù)寫入可變電阻元件r中或從其讀取時，電流在垂直于膜表面的相反方向中流動。

更具體地，數(shù)據(jù)寫入可變電阻元件r中，如下：

如在圖3b中所示，在電流從存儲器層31流向參考層33的情況下，即，在從參考層33向存儲器層31提供電子的情況下，在與參考層33的磁化方向相同的方向中自旋極化的電子被注入到存儲器層31中。在這種情況下，存儲器層31的磁化方向和參考層33的磁化方向相同。因此，存儲器層31的磁化方向和參考層33的磁化方向是平行的。在該平行狀態(tài)中，可變電阻元件r的電阻值最小。該狀態(tài)中的數(shù)據(jù)被限定為“0”數(shù)據(jù)。

如在圖3c中所示，在電流從參考層33流到存儲器層31的情況下，即，在從存儲器層31向參考層33提供電子的情況下，由參考層33反射并因此在與參考層33的磁化方向相反的方向中自旋極化的電子被注入到存儲器層31中。在該情況下，存儲器層31的磁化方向和參考層33的磁化方向彼此相反。因此，存儲器層31的磁化方向和參考層33的磁化方向是反平行的。在該反平行狀態(tài)中，可變電阻元件r的電阻值最大。該狀態(tài)中的數(shù)據(jù)被限定為“1”數(shù)據(jù)。

數(shù)據(jù)來自可變電阻元件r，如下：

將讀取電流提供給可變電阻元件r。將讀取電流設定為不反轉(zhuǎn)存儲器層31的磁化方向(即，小于寫入電流的值)的值。通過檢測可變電阻元件r的電阻值如何變化，可以讀出上述“0”數(shù)據(jù)和“1”數(shù)據(jù)。

回到圖1，行解碼器12_0根據(jù)行地址選擇字線wl。列解碼器14_0根據(jù)列地址選擇位線bl和源極線sl。讀取/寫入電路13_0控制在存儲器單元陣列11_0中寫入數(shù)據(jù)的寫入以及從存儲器單元陣列11_0讀取數(shù)據(jù)的讀取操作。讀取/寫入電路13_0的細節(jié)將在后面描述。

輸入/輸出電路18控制存儲器10和存儲器控制器20之間的信號傳輸。更具體地說，輸入/輸出電路18從存儲器控制器20接收命令/地址信號ca、數(shù)據(jù)dq、數(shù)據(jù)選通信號dqs和時鐘clk/clkb。輸入/輸出電路18將命令/地址信號ca和從存儲器控制器20接收的時鐘clk/clkb提供給命令/地址電路16。輸入/輸出電路18同樣將從存儲器控制器20接收的數(shù)據(jù)dq傳送到數(shù)據(jù)電路15。此外，輸入/輸出電路18向控制器17提供各種控制信號。

命令/地址電路16從輸入/輸出電路18接收命令/地址信號ca，并將基于其的信號提供給存儲體bk0至bk3。命令/地址電路16從輸入/輸出電路18接收時鐘clk和clkb，并且在基于時鐘clk和clkb的定時處輸出各種信號。

數(shù)據(jù)電路dq從輸入/輸出電路18接收數(shù)據(jù)dq，并將其轉(zhuǎn)發(fā)到存儲體bk0至bk3。

控制器17包括諸如電壓發(fā)生器的元件，并且基于從輸入/輸出電路18提供的控制信號來控制結(jié)構(gòu)元件。

圖4是示出在實施例的半導體存儲器裝置中采用的存儲器單元陣列11_0和讀取/寫入電路13_0的框圖。

如在圖4中所示，讀取/寫入電路13_0包括第一至第四讀取/寫入電路13_00至13_03。第一至第四讀取/寫入電路13_00至13_03分別被耦接至列0至列3，并且控制對列0至列3執(zhí)行的寫入和讀取操作。第一至第四讀取/寫入電路13_00至13_03在配置上是類似的。因此，在下文中，將借助于示例描述第一讀取/寫入電路13_00的配置。

第一讀取/寫入電路13_00包括感測放大器鎖存電路41、感測放大器42、頁緩沖器電路43、寫入驅(qū)動器控制器44、寫入驅(qū)動器45以及脈沖生成電路46。

感測放大器42感測被施加到存儲器單元mc的讀取電流或讀取電壓，并將感測結(jié)果(讀取數(shù)據(jù))提供給感測放大器鎖存電路41。感測放大器鎖存電路41從感測放大器42接收讀取數(shù)據(jù)，并臨時存儲該數(shù)據(jù)。此外，感測放大器鎖存電路41臨時存儲從頁緩沖器電路43提供的寫入數(shù)據(jù)。

頁緩沖電路43臨時存儲要提供給存儲器單元mc的寫入數(shù)據(jù)和從存儲器單元mc(感測放大器鎖存電路41)讀取的讀取數(shù)據(jù)。

脈沖生成電路46生成具有小脈沖寬度的短寫入脈沖和具有大脈沖寬度的長寫入脈沖。

寫入驅(qū)動器控制器44將感測放大器鎖存電路41中的數(shù)據(jù)與頁緩沖器電路43中的數(shù)據(jù)比較。根據(jù)從脈沖生成電路46提供的短寫入脈沖和長寫入脈沖，寫入驅(qū)動器控制器44執(zhí)行短寫入(寫入時間短)和長寫入(寫入時間長)。

在寫入驅(qū)動器控制器44的控制下，寫入驅(qū)動器45向位線bl和源極線sl施加寫入電壓，由此使寫入電流流到存儲器單元mc。

將詳細描述結(jié)構(gòu)元件中的每一個結(jié)構(gòu)元件。

圖5是示出在根據(jù)實施例的半導體存儲器裝置中采用的感測放大器鎖存電路41的框圖。

如在圖5中所示，感測放大器鎖存電路41包括傳輸門tf1和tf2、鎖存器sal(以下稱為感測放大器鎖存器)以及逆變器iv3和iv4。

傳輸門tf1借助于感測放大器42接收從存儲器單元陣列11_0提供的信號(讀取數(shù)據(jù))。將傳輸門tf1的輸出提供給感測放大器鎖存器sal(逆變器iv1)。傳輸門tf1包括pmos晶體管和nmos晶體管，并且這些晶體管中的每一個晶體管的一端用作輸入部分，并且它們中的每一個的另一端用作輸出部分。從命令/地址電路16提供的信號rlen被提供給nmos晶體管的柵極，并且從逆變器iv4提供的信號rlenb被提供給pmos晶體管的柵極。

傳輸門tf2接收從頁緩沖器電路(逆變器iv8)提供的信號寫入數(shù)據(jù)(即，基于寫入數(shù)據(jù)的信號)，其被提供給傳輸門tf2。傳輸門tf2的輸出被提供給感測放大器鎖存器sal(逆變器iv1)。傳輸門tf2包括pmos晶體管和nmos晶體管，并且這些晶體管中的每一個晶體管的一端用作輸入部分，并且它們中的每一個的另一端用作輸出部分。從命令/地址電路16提供的信號wstr被提供給nmos晶體管的柵極，并且從逆變器iv3提供的信號wstrb被提供給pmos晶體管的柵極。

感測放大器鎖存器sal包括逆變器iv1和iv2。逆變器iv1的輸入被電耦接到逆變器iv2的輸出，并且逆變器iv2的輸入被電耦接到逆變器iv2的輸出。來自傳輸門tf1和tf2的輸出被提供給感測放大器鎖存器sal的逆變器iv1。換句話說，感測放大器鎖存器sal接收借助于傳輸門tf1從存儲器單元mc提供的基于讀取數(shù)據(jù)的信號和借助于傳輸門tf2從頁緩沖器pb提供的基于寫入數(shù)據(jù)的信號。逆變器iv1的輸出(即感測放大器sdal的輸出)是信號讀取數(shù)據(jù)(readdata)(基于讀取數(shù)據(jù)的信號)。

圖6是示出在根據(jù)實施例的半導體存儲器裝置中采用的頁緩沖器電路43的框圖。

如在圖6中所示，頁緩沖電路43包括復用器mp1、傳輸門tf3和tf4、鎖存器pb(以下稱為頁緩沖器)以及逆變器iv7-iv10。

復用器mp1接收從感測放大器鎖存電路41(逆變器iv1)提供的信號讀取數(shù)據(jù)和從數(shù)據(jù)電路15提供的信號dqin(寫入數(shù)據(jù))。復用器mp1同樣從命令/地址電路16接收信號讀取/寫入(read/write)。復用器mp1響應于信號讀取(read)的接收來選擇信號讀取數(shù)據(jù)，并且響應于信號寫入(write)的接收來選擇信號dqin。復用器mp1的輸出被提供給傳輸門tf3。

傳輸門tf3的輸出被提供給頁緩沖器pb。傳輸門tf3包括pmos晶體管和nmos晶體管，并且這些晶體管中的每一個晶體管的一端用作輸入部分，并且它們中的每一個的另一端用作輸出部分。從命令/地址電路16提供的信號pbin被提供給nmos晶體管的柵極，并且從逆變器iv9提供的信號pbinb被提供給pmos晶體管的柵極。

頁緩沖器pb包括逆變器iv5和iv6。逆變器iv5的輸入被電耦接到逆變器iv6的輸出，并且逆變器iv6的輸入被電耦接到逆變器iv5的輸出。傳輸門tf3的輸出被提供給頁緩沖器pb的逆變器iv5。換句話說，頁緩沖器pb接收借助于傳輸門tf3提供的基于讀取數(shù)據(jù)的信號和基于寫入數(shù)據(jù)的信號。逆變器iv5的輸出(即頁緩沖器pb的輸出)被提供給傳輸門tf4和逆變器iv7。

逆變器iv7的輸出被提供給逆變器iv8。逆變器iv8的輸出是信號寫入數(shù)據(jù)(writedata)。

傳輸門tf4的輸出是信號dqout。傳輸門tf4包括pmos晶體管和nmos晶體管，并且這些晶體管中的每一個晶體管的一端用作輸入部分，并且它們中的每一個的另一端用作輸出部分。從命令/地址電路16提供的信號pbout被提供給nmos晶體管的柵極，并且從逆變器iv10提供的信號pboutb被提供給pmos晶體管的柵極。

圖7是示出根據(jù)實施例的半導體存儲器裝置中采用的寫入驅(qū)動器控制器44的框圖。

如在圖7中所示，寫入驅(qū)動器控制器44包括異或門exor1、與非(nand)門nd1和nd2、以及逆變器iv11-iv13。

異或門exor1接收從感測放大器鎖存電路41(逆變器iv1)提供的信號讀取數(shù)據(jù)和從頁緩沖器43(逆變器iv8)提供的信號寫入數(shù)據(jù)。異或門exor1的輸出是信號diff。當信號讀寫數(shù)據(jù)和信號寫入數(shù)據(jù)不同時，異或門exor1將信號diff提高到h電平，并且當信號讀寫數(shù)據(jù)和信號寫入數(shù)據(jù)相同時，異或門exor1將信號diff降低到l電平。

與非門nd1接收信號diff、從脈沖生成電路46(sr鎖存電路46h)提供的信號寫入_脈沖(write_pulse)、和從頁緩沖器43(逆變器iv8)提供的信號寫入數(shù)據(jù)。與非門nd1的輸出被提供給逆變器iv11。逆變器iv11的輸出被提供給位線bl側(cè)上的寫入驅(qū)動器45。

與非門nd2接收信號diff、從脈沖生成電路46(sr鎖存電路46h)提供的信號寫入_脈沖、和從逆變器iv13提供的信號寫入數(shù)據(jù)_b。與非門nd2的輸出被提供給逆變器iv12。逆變器iv12的輸出被提供給源極線sl側(cè)上的寫入驅(qū)動器45。

圖8是示出在根據(jù)實施例的半導體存儲器裝置中采用的脈沖生成電路46的框圖。

如在圖8中所示，脈沖生成電路46包括復位電路46a、鎖存電路46b、移位寄存器46c和46d、延遲電路46e、46f和46g、sr鎖存電路46h、驅(qū)動器46i、與門ad1和ad2，以及復用器mp2和mp3。

復位電路46a從命令/地址電路15接收信號wen1和復位。復位電路46a的輸出是信號warst。

鎖存電路46b接收信號warst，并且同樣接收從命令/地址電路15提供的信號col。鎖存電路46b進一步接收信號wens(時鐘clk)。鎖存電路46b的輸出a0被提供給移位寄存器46c。信號wen_en<0>(時鐘clk)同樣被提供給移位寄存器46c。移位寄存器46c的輸出a1通過多個移位寄存器，并且然后作為輸入an-1進入移位寄存器46d。信號wen_en<n-1>(時鐘clk)同樣被提供給移位寄存器46d。移位寄存器46d提供輸出an。

信號wens被提供給延遲電路46e。延遲電路46e的輸出是信號wensd。

信號wensd和輸出a0被提供給與門ad1。與門ad1的輸出是信號wayts。

信號wen_en<0>被提供給延遲電路46f。延遲電路46f的輸出被提供給復用器mp2。另一方面，信號wen_en<n-1>被提供給延遲電路46g。延遲電路46g的輸出被提供給復用器mp2。延遲電路46f和延遲電路46g可以被集成為一個延遲電路。

延遲電路46f和46g的輸出被提供給復用器mp2。信號長_寫入(long_write)同樣被提供給復用器mp2。當信號長_寫入處于h電平時，復用器mp2選擇信號wen_en<n-1>的延遲信號，并且當信號長_寫入處于l電平時，復用器mp2選擇信號wen_en<0>的延遲信號。復用器mp2的輸出是信號wened。

輸出a1和an被提供給復用器mp3。信號長_寫入同樣被提供給復用器mp3。當信號長_寫入處于h電平時，復用器mp3選擇輸出an，并且當信號長_寫入處于l電平時，復用器mp3選擇輸出a1。復用器mp3提供輸出ad。

信號wened和輸出ad被提供給與門ad2。與門ad2的輸出是信號wayte。

信號wayts和wayte被提供給sr鎖存電路46h。sr鎖存電路46h的輸出是信號寫入_脈沖。

信號wayte被提供給驅(qū)動器46i。驅(qū)動器46i的輸出是信號wstr。

圖9是示出根據(jù)實施例的半導體存儲器裝置中生成短寫入脈沖時的脈沖生成電路46的各種信號的時序圖。圖10是示出根據(jù)實施例的半導體存儲器裝置中生成長寫入脈沖時的脈沖生成電路46的各種信號的時序圖。

短寫入脈沖是指在短時間內(nèi)保持h(高)電平的信號寫入_脈沖，而長寫入脈沖是指在長時間內(nèi)保持h(高)電平的信號寫入_脈沖。脈沖寬度指示處于h電平的信號寫入_脈沖的寬度(時間)。

如在圖9中所示，當生成短寫入脈沖時，信號長_寫入在脈沖生成電路46中處于l(低)電平。l電平的信號長_寫入被提供給復用器mp3。

在時間t1，輸出a0上升到h電平。盡管省略了圖示，但是基于信號wens，信號wensd上升到h電平。

響應于此，與門ad1的輸出信號wayts在時間t1'上升到h電平。基于信號wayts的上升時間，sr鎖存電路46h的輸出信號寫入_脈沖上升到h電平。此后，信號wayts下降到l電平。

接著，在時間t2，輸出a1上升到h電平。由于l電平的信號長_寫入被提供給復用器mp3，所以復用器mp3選擇輸出a1，并基于該選擇將輸出ad提高到h電平。盡管省略了圖示，但是l電平的信號長_寫入同樣被提供給復用器mp2，以使得信號wened基于信號wen_en<0>上升到h電平。

響應于此，與門ad2的輸出信號wayte在時間t2'上升到h電平。基于信號wayte的上升時間，sr鎖存電路46h的輸出信號寫入_脈沖下降到l電平。

隨后，在時間t3，輸出an上升到h電平。由于l電平的信號長_寫入被提供給復用器mp3，所以復用器mp3不選擇輸出an。

從這可以看出，當生成短寫入脈沖時，根據(jù)基于輸出a0的信號wayts和基于輸出a1的信號wayte，信號寫入_脈沖上升到h電平(短寫入脈沖的生成)。也就是說，短寫入脈沖的脈沖寬度(時間)是從時間t1'到時間t2'。

如在圖10中所示，當生成長寫入脈沖時，信號長_寫入在脈沖生成電路46中處于h電平。h電平的信號長_寫入被提供給復用器mp3。

與生成短寫入脈沖的情況一樣，與門ad1的輸出信號wayts在時間t1'上升到h電平?；谛盘杦ayts的上升時間，sr鎖存電路46h的輸出信號寫入_脈沖上升到h電平。此后，信號wayts下降到l電平。

接著，在時間t2，輸出a1上升到h電平。由于h電平的信號長_寫入被提供給復用器mp3，所以復用器mp3不選擇輸出a1。

接著，在時間t3，輸出an上升到h電平。由于h電平的信號長_寫入被提供給復用器mp3，所以復用器mp3選擇輸出an，并基于該選擇將輸出ad升高到h電平。盡管省略了圖示，但是h電平的信號長_寫入同樣提供給復用器mp2，信號wened基于信號wen_en<n-1>上升到h電平。

響應于此，與門ad2的輸出信號wayte在時間t3'上升到h電平?；谛盘杦ayte的上升時間，sr鎖存電路46h的輸出信號寫入_脈沖下降到l電平。

從這可以看出，當生成長寫入脈沖時，根據(jù)基于輸出a0的信號wayts和基于輸出an的信號wayte，信號寫入_脈沖上升到h電平(長寫入脈沖的生成)?；谳敵鯽n的信號wayte是在生成短脈沖的情況下相對于基于輸出a1的信號wayte延遲的信號。也就是說，長寫入脈沖的脈沖寬度(時間)是從時間t1'到時間t3'。

[實施例中的寫入操作]

圖11是示出根據(jù)實施例的由半導體存儲器裝置執(zhí)行的寫入的流程圖。圖11示出在包括列0-3的存儲體bk中寫入數(shù)據(jù)。

如在圖11中所示，在步驟s11中，由命令/地址電路16接收有源命令act。有源命令act包括存儲體地址和行地址?；谟性疵頰ct，選擇寫入目標存儲體bk和字線wl。

讀取/寫入電路13在步驟s12中執(zhí)行針對列0的第一短寫入序列。隨后，讀取/寫入電路13在步驟s13中執(zhí)行針對列1的第二短寫入序列，在步驟s14中執(zhí)行針對列2的第三短寫入序列，并且在步驟s15中執(zhí)行針對列3的第四短寫入序列。

接著，在步驟s16中，讀取/寫入電路13對所有列執(zhí)行長寫入序列。

圖12是示出圖11中描繪的第一短寫入序列(st12)的流程圖。圖13示出圖12中所示的步驟s22中的列0-3中的數(shù)據(jù)信息，并且圖14示出圖12中所示的步驟s23-s27中的列0中的數(shù)據(jù)信息。在圖13和圖14中，白色圓圈指示“0”數(shù)據(jù)，而黑色圓圈指示“1”數(shù)據(jù)。

如在圖12中所示，在步驟s21中，由命令/地址電路16接收短寫入命令swt0。短寫入命令swt0包括列地址ca0(即，列0的地址)。因此，選擇列0。

接著，在步驟s22中，將存儲器單元mc(單元數(shù)據(jù))中的數(shù)據(jù)傳送到所有列0-3中的感測放大器鎖存器sal和頁緩沖器pb(加載)。例如，將單元數(shù)據(jù)“1”傳送到列0中的感測放大器鎖存器sal和頁緩沖器pb，如在圖13中所示。類似地，在列1-3中，將單元數(shù)據(jù)“1”和單元數(shù)據(jù)“0”傳送到感測放大器鎖存器sal和頁緩沖器pb。結(jié)果，存儲器單元mc中的數(shù)據(jù)、感測放大器鎖存器sal中的數(shù)據(jù)和頁緩沖器pb中的數(shù)據(jù)在所有列(列0-3)中變得相同。

接著，在步驟s23中，數(shù)據(jù)電路15將外部提供的數(shù)據(jù)dq傳送到列0的頁緩沖器pb。例如，如在圖14中所示，將外部提供的數(shù)據(jù)dq“0”傳送到列0中的頁緩沖器pb。

接著，在列0中，寫入驅(qū)動器控制器44(異或門exor1)將感測放大器鎖存器sal中的數(shù)據(jù)與頁緩沖器pb中的數(shù)據(jù)比較(步驟s24)。應當注意，感測放大器鎖存器sal中的數(shù)據(jù)是預先寫入存儲器單元中的數(shù)據(jù)，而頁緩沖器pb中的數(shù)據(jù)是將要新寫入存儲器單元mc中的數(shù)據(jù)。

如果在步驟s25中確定在列0中感測放大器鎖存器sal中的數(shù)據(jù)和頁緩沖器pb中的數(shù)據(jù)不相同，則執(zhí)行步驟s26，其中寫入驅(qū)動器控制器44通過使用短寫入脈沖(短寫入)而在列0中的存儲器單元mc中寫入頁緩沖器pb的數(shù)據(jù)。短寫入脈沖由脈沖生成電路46生成。例如，在圖14中，在感測放大器鎖存器sal中的數(shù)據(jù)“1”和頁緩沖器pb中的數(shù)據(jù)“0”不同，以使得將頁緩沖器pb的數(shù)據(jù)“0”寫入存儲器單元mc。圖14示出頁緩沖器pb的數(shù)據(jù)“0”被正確寫入存儲器單元mc的情況。

接著，在步驟s27中，將頁緩沖器pb中的數(shù)據(jù)傳送到列0中的感測放大器鎖存器sal(更新)。例如，在圖14中，將頁緩沖器pb的數(shù)據(jù)“0”傳送到感測放大器鎖存器sal。

如果在步驟s25中確定在列0中感測放大器鎖存器sal中的數(shù)據(jù)和頁緩沖器pb中的數(shù)據(jù)相同，則不必重新寫入單元數(shù)據(jù)。因此，使短寫入序列結(jié)束。

圖15是示出圖11中描繪的第二短寫入序列(s13)的流程圖。圖16示出圖15中所示的步驟s32-s36中的列中的數(shù)據(jù)信息。第二短寫入序列是針對列1執(zhí)行的短寫入序列，并且除了不執(zhí)行步驟s22中所示的加載操作之外，類似于第一短寫入序列。下面將給出具體的描述。

如在圖15中所示，在步驟s31中，由命令/地址電路16接收短寫入命令swt1。短寫入命令swt1包括列地址ca1(即，列1的地址)。因此，選擇列1。

接著，在步驟s32中，數(shù)據(jù)電路15將外部提供的數(shù)據(jù)dq傳送到列1的頁緩沖器pb。例如，如在圖16中所示，將外部提供的數(shù)據(jù)dq“1”傳送到列1中的頁緩沖器pb。

接著，在列1中，寫入驅(qū)動器控制器44(異或門exor1)將感測放大器鎖存器sal中的數(shù)據(jù)與頁緩沖器pb中的數(shù)據(jù)比較(步驟s33)。

如果在步驟s34中確定在列1中感測放大器鎖存器sal中的數(shù)據(jù)和頁緩沖器pb中的數(shù)據(jù)不相同，則執(zhí)行步驟s35，其中寫入驅(qū)動器控制器44通過使用短寫入脈沖(短寫入)而在列1中的存儲器單元mc中寫入頁緩沖器pb的數(shù)據(jù)。例如，在圖16中，在感測放大器鎖存器sal中的數(shù)據(jù)“0”和頁緩沖器pb中的數(shù)據(jù)“1”不同，以使得頁緩沖器pb的數(shù)據(jù)“1”寫入存儲器單元mc中。圖16示出列1中頁緩沖器pb的數(shù)據(jù)“1”未被正確寫入存儲器單元mc(失敗的示例)的情況。

接著，在步驟s35中，將頁緩沖器pb中的數(shù)據(jù)傳送到列1中的感測放大器鎖存器sal(更新)。例如，在圖16中，將頁緩沖器pb的數(shù)據(jù)“1”傳送到感測放大器鎖存器sal。

如果在步驟s34中確定在列1中感測放大器鎖存器sal中的數(shù)據(jù)和頁緩沖器pb中的數(shù)據(jù)相同，則不必重新寫入單元數(shù)據(jù)。因此，使短寫入序列結(jié)束。

第三短寫入序列(s14)和第四短寫入序列(s15)類似于第二短寫入序列，并且將省略對這些序列的參考。第三短寫入序列(s14)是針對列2執(zhí)行的短寫入序列，并且第四短寫入序列(s15)是針對列3執(zhí)行的短寫入序列。

圖17示出當執(zhí)行第四短寫入序列時圖15中所示的步驟s22-s36中的列3中的數(shù)據(jù)信息。圖17示出在列3中感測放大器鎖存器sal中的數(shù)據(jù)和頁緩沖器pb中的數(shù)據(jù)相同的情況。在該情況下，如上所述，不必重新寫入單元數(shù)據(jù)，并且使短寫入序列結(jié)束。

圖18是示出圖11中描繪的長寫入序列(s16)的流程圖。圖19示出圖18中所示的步驟s42中的列0-3中的數(shù)據(jù)信息。圖20示出圖18中所示的步驟s43-s46中的列0-3中的數(shù)據(jù)信息。

如在圖18中所示，在步驟s41中，由命令/地址電路16接收長寫入命令lwt。長寫入命令lwt不同于短寫入命令，并且長寫入命令lwt包括存儲體地址和行地址。

接著，在步驟s42中，將單元數(shù)據(jù)傳送到所有列0-3中的感測放大器鎖存器sal(加載)。例如，如在圖19中所示，將單元數(shù)據(jù)“0”傳送到列0中的感測放大器鎖存器sal。類似地，在列1-3中，將單元數(shù)據(jù)“0”、單元數(shù)據(jù)“1”以及單元數(shù)據(jù)“0”傳送到感測放大器鎖存器sal。結(jié)果，存儲器單元mc中的數(shù)據(jù)和感測放大器鎖存器sal中的數(shù)據(jù)在所有列(列0-3)中變得相同。

接著，在所有列(列0-3)中，寫入驅(qū)動器控制器44(異或門exor1)將感測放大器鎖存器sal中的數(shù)據(jù)與頁緩沖器pb中的數(shù)據(jù)比較(步驟s43)。應當注意，感測放大器鎖存器sal中的數(shù)據(jù)是實際寫入存儲器單元mc中的數(shù)據(jù)，并且頁緩沖器pb中的數(shù)據(jù)是將要寫入存儲器單元mc中的數(shù)據(jù)。頁緩沖器pb中的數(shù)據(jù)是在短寫入序列中外部傳送的數(shù)據(jù)，并且不是在長寫序列中更新的數(shù)據(jù)。如果在列中感測放大器鎖存器sal中的數(shù)據(jù)和頁緩沖器pb中的數(shù)據(jù)不相同，則該列的存儲器單元mc在短寫入中經(jīng)歷失敗。

如果在步驟s44中確定在列(其為故障列)中感測放大器鎖存器sal中的數(shù)據(jù)和頁緩沖器pb中的數(shù)據(jù)不相同，則執(zhí)行步驟s45，其中寫入驅(qū)動器控制器44在數(shù)據(jù)差異列中通過使用長寫入脈沖(長寫入)將頁緩沖器pb的數(shù)據(jù)再次寫入存儲器單元mc中。長寫入脈沖由脈沖生成電路46生成。例如，在圖20中，列1是數(shù)據(jù)差異列，其中感測放大器鎖存器sal中的數(shù)據(jù)“0”和頁緩沖器pb中的數(shù)據(jù)“1”不同。因此，在列1中，在步驟s45中，將頁緩沖器pb的數(shù)據(jù)“1”寫入存儲器單元mc。

接著，在步驟s46中，將頁緩沖器pb中的數(shù)據(jù)傳送到數(shù)據(jù)差異列(列1)中的感測放大器鎖存器sal(更新)。例如，在圖20中，將頁緩沖器pb的數(shù)據(jù)“0”傳送到列1中的感測放大器鎖存器sal。

如果在步驟s44中確定在列中感測放大器鎖存器sal中的數(shù)據(jù)和頁緩沖器pb中的數(shù)據(jù)相同，則不必重新寫入該列的單元數(shù)據(jù)。因此，使長寫入序列結(jié)束。

如上所述，在本實施例的長寫入序列中，頁緩沖器pb不使用外部提供的數(shù)據(jù)來更新。將參考圖21和圖22描述該方法。

圖21是示出根據(jù)實施例的由半導體存儲器裝置執(zhí)行的寫入的第一示例的各種信號的時序圖。圖21示出針對存儲體bk的列(例如，列0)執(zhí)行的寫入。

如在圖21中所示，存儲器10根據(jù)其在由時鐘clk/calkb確定的定時處接收的命令進行操作。

在第一示例中，命令/地址電路16在時間t0接收有源命令act。有源命令act包括存儲體地址和行地址。在時間t1，命令/地址電路16接收短寫入命令swt0。短寫入命令swt0包括列地址。

隨后，在時間t2，命令/地址電路16接收長寫入命令lwt。長寫入命令lwt不同于短寫入命令，并且長寫入命令lwt包括存儲體地址和行地址。

接著，從時間t4到時間t5，數(shù)據(jù)電路15與數(shù)據(jù)選通信號dqs同步地接收數(shù)據(jù)dq0至dq3。數(shù)據(jù)dq0至dq3是與短寫入命令swt0對應的數(shù)據(jù)。數(shù)據(jù)dq0至dq3是將要寫入存儲器單元mc中的數(shù)據(jù)，并且數(shù)據(jù)dq0至dq3被傳送到頁緩沖器pb(由此更新頁緩沖器pb)。

接著，從時間t5到時間t6，數(shù)據(jù)電路15與數(shù)據(jù)選通信號dqs同步地接收數(shù)據(jù)dq4至dq7。數(shù)據(jù)dq4至dq7是與長寫入命令lwt對應的數(shù)據(jù)。數(shù)據(jù)dq4至dq7是非必要的數(shù)據(jù)。因此，如在圖21中所示，數(shù)據(jù)屏蔽(datamask)信號dm從時間t5到時間t6(數(shù)據(jù)屏蔽信號dm處于h電平期間)附加到數(shù)據(jù)dq4至dq7。結(jié)果，伴隨長寫入命令lwt的數(shù)據(jù)dq4至dq7不被傳送到頁緩沖器pb(頁緩沖器pb未被更新)。

此后，命令/地址電路16接收預充電命令，并且使寫入結(jié)束。

圖22是示出根據(jù)實施例的由半導體存儲器裝置執(zhí)行的寫入的第二示例的各種信號的時序圖。

在第二示例中，命令/地址電路16在時間t0接收有源命令act，并且在時間t1接收短寫入命令swt0，如同第一示例。

隨后，在時間t2，命令/地址電路16接收長寫入命令lwt。長寫入命令lwt不同于短寫入命令，并且長寫入命令lwt包括存儲體地址和行地址。

接著，從時間t3到時間t4，數(shù)據(jù)電路15與數(shù)據(jù)選通信號dqs同步地接收數(shù)據(jù)dq0到dq3。數(shù)據(jù)dq0至dq3是與短寫入命令swt0對應的數(shù)據(jù)。數(shù)據(jù)dq0至dq3是將要寫入存儲器單元mc中的數(shù)據(jù)，并且數(shù)據(jù)dq0至dq3被傳送到頁緩沖器pb(由此更新頁緩沖器pb)。

在時間t4之后，數(shù)據(jù)電路15不接收數(shù)據(jù)dq。這是因為長寫入命令lwt是不伴隨數(shù)據(jù)dq的命令。結(jié)果，不存在伴隨長寫入命令lwt的數(shù)據(jù)，并且數(shù)據(jù)dq不被傳送到頁緩沖器pb(頁緩沖器pb未被更新)。例如，預充電命令可以用作長寫入命令lwt。預充電命令是與短寫入命令不同的命令，并且預充電命令不伴隨有數(shù)據(jù)dq。

其中頁緩沖器pb不被伴隨長寫入命令lwt的數(shù)據(jù)dq更新的方法不限于上述第一或第二示例。例如，伴隨長寫入命令lwt的數(shù)據(jù)dq可以與伴隨短寫入命令swt0的數(shù)據(jù)dq相同。在該情況下，即使將伴隨長寫入命令lwt的數(shù)據(jù)dq傳送到頁緩沖器pb，也不由此改變頁緩沖器pb中的數(shù)據(jù)，并且實際上不更新頁緩沖器pb。

在第二示例中(其中預充電命令pcg用作長寫命令lwt)，感測放大器鎖存器sal中的數(shù)據(jù)處于無用狀態(tài)。因此，感測放大器鎖存器sal中的數(shù)據(jù)不必在長寫入結(jié)束時更新(在步驟s46中)。

[實施例的優(yōu)點]

在mram中，存儲器單元具有磁特性，并且通過向存儲器單元提供電流將數(shù)據(jù)寫入存儲器單元中。與與非門閃速存儲器不同，mram不通過升高寫入電壓來逐漸寫入數(shù)據(jù)。因此，不執(zhí)行用于確認寫入數(shù)據(jù)的驗證操作。

在根據(jù)比較例的mram中，根據(jù)具有最差寫入特性的單元來確定寫入時間。換句話說，對于所有列的存儲器單元需要相對長的寫入時間。然而，對于具有良好寫入特性的單元執(zhí)行的寫入在短時間內(nèi)結(jié)束?？梢钥闯?，對于具有良好寫入特性的單元的寫入即使在數(shù)據(jù)被寫入單元之后也非期望地繼續(xù)。如果執(zhí)行這種過度寫入，則該單元的寫入特性可能劣化，并且存儲器單元的耐久性劣化。

相比之下，根據(jù)本實施例，對所有列的存儲器單元執(zhí)行寫入時間短的短寫入。此后，對經(jīng)歷寫入失敗的存儲器單元mc執(zhí)行寫入時間長的長寫入。因此，可以通過短寫入在具有良好寫入特性的存儲器單元mc中寫入數(shù)據(jù)，并且防止過長的寫入時間。結(jié)果，抑制了寫入特性的劣化，并且提高了存儲器單元的耐久性。此外，在短寫入之后執(zhí)行的長寫入使數(shù)據(jù)能夠正確地寫入具有差寫入特性的存儲器單元mc中。因此，具有差的寫入特性的存儲器單元mc不經(jīng)歷寫入失敗，并且可以在它們中可靠地寫入數(shù)據(jù)。

根據(jù)比較例，對于所有列的存儲器單元執(zhí)行長時間的寫入。為此，對一列的存儲器單元執(zhí)行寫入的時間趨于與對另一列的存儲器單元執(zhí)行寫入的時間重疊(即，寫入可能并行執(zhí)行)。如果對大量列同時執(zhí)行寫入，則峰值電流將不可避免地高，并且功耗將增加。

相反地，根據(jù)本實施例，首先對所有列的存儲器單元執(zhí)行短寫入。因此，防止并行執(zhí)行對一列的存儲器單元的寫入和對另一列的存儲器單元的寫入。結(jié)果，可以降低峰值電流，并且可以降低功耗。

結(jié)合本實施例，參考執(zhí)行需要兩個寫入時間(即，短寫入和長寫入)的寫入的情況。不用說，可以執(zhí)行需要三個以上寫入時間的寫入。

在本實施例中，示出了短寫入命令swt不同于長寫入命令lwt的示例，但是不限于此。即使這些是相同的命令，也可以通過采用地址設定選項來執(zhí)行短寫入和長寫入。

盡管已經(jīng)描述了某些實施例，但是這些實施例僅通過示例的方式給出，并且不旨在限制權(quán)利要求的范圍。實際上，本文描述的新穎方法和系統(tǒng)可以以各種其它形式實施；此外，在不脫離實施例的精神的情況下，可以進行本文描述的方法和系統(tǒng)的形式的各種省略、替換和改變。所附權(quán)利要求及其等同物旨在覆蓋落入實施例的范圍和精神內(nèi)的這些形式或修改。