本發(fā)明涉及集成電路技術(shù)領(lǐng)域，特別是涉及一種三維存儲(chǔ)器讀出電路及讀出方法。

背景技術(shù)：

集成電路存儲(chǔ)器被廣泛應(yīng)用于工業(yè)界和消費(fèi)類電子產(chǎn)品，根據(jù)存儲(chǔ)器能否掉電存儲(chǔ)，又可被劃分為易失存儲(chǔ)器和非易失存儲(chǔ)器。非易失存儲(chǔ)器，包括閃存(flash memory)、磁存儲(chǔ)器(magnetoresistive random-access memory，MRAM)、阻變存儲(chǔ)器(resistance random-access memory，RRAM)、相變存儲(chǔ)器(phase change memory，PCM)等。相變存儲(chǔ)器是基于奧弗辛斯基在20世紀(jì)60年代末提出的奧弗辛斯基電子效應(yīng)的存儲(chǔ)器，其工作原理是利用加工到納米尺寸的相變材料在低阻態(tài)(晶態(tài))與高阻態(tài)(非晶態(tài))時(shí)不同的電阻狀態(tài)來實(shí)現(xiàn)數(shù)據(jù)的存儲(chǔ)。磁存儲(chǔ)器和阻變存儲(chǔ)器同樣使用材料或器件在低阻態(tài)(low resistance state，LRS)與高阻態(tài)(high resistance state，HRS)時(shí)不同的電阻狀態(tài)來實(shí)現(xiàn)數(shù)據(jù)的存儲(chǔ)。

三維存儲(chǔ)器，通過將存儲(chǔ)單元三維地布置在襯底之上，相比于二維存儲(chǔ)器，可以提高存儲(chǔ)密度。其中，一種交叉堆疊(cross point)的三維存儲(chǔ)結(jié)構(gòu)被廣泛應(yīng)用于各非易失存儲(chǔ)器。該結(jié)構(gòu)中，字線和位線呈90度夾角，并層層堆疊，存儲(chǔ)單元存在于各個(gè)交點(diǎn)。圖1為交叉堆疊結(jié)構(gòu)三維非易失存儲(chǔ)器示意圖。在交叉堆疊結(jié)構(gòu)三維非易失存儲(chǔ)器中，存儲(chǔ)單元可由存儲(chǔ)器件和選通管(Selector)組成。

三維存儲(chǔ)器不同于二維存儲(chǔ)器，在二維存儲(chǔ)器中寄生器件主要在平面方向，而在三維存儲(chǔ)器中寄生器件同時(shí)存在于垂直方向和平面方向，三維存儲(chǔ)器中寄生參數(shù)的個(gè)數(shù)和復(fù)雜性遠(yuǎn)遠(yuǎn)大于二維存儲(chǔ)器；同時(shí)，三維存儲(chǔ)器采用了新型的選通器件，需要增加不選位線和不選字線，三維存儲(chǔ)器的偏置方法和二維存儲(chǔ)器完全不一樣，復(fù)雜性更高；此外，由于三維存儲(chǔ)器獨(dú)特的偏置方式會(huì)帶來漏電流。

非易失存儲(chǔ)器中，數(shù)據(jù)的讀出可通過測量電阻的大小來實(shí)現(xiàn)：通過鉗位電路給存儲(chǔ)單元施加一定電壓，讀取流過存儲(chǔ)單元的相應(yīng)電流，再與一個(gè)參考電流相比較，即可判斷存儲(chǔ)單元的狀態(tài)。讀電流會(huì)受到陣列中的寄生器件影響，導(dǎo)致讀取時(shí)間變長。在以往的三維存儲(chǔ)器和二維存儲(chǔ)器設(shè)計(jì)中，參考電流往往采用恒定值。如圖2所示，三維存儲(chǔ)器進(jìn)行讀取操作時(shí)，靈敏放大器需要同時(shí)對陣列中垂直方向寄生器件、平面方向寄生器件和靈敏放大器中的寄生電容充電，之后電流才會(huì)穩(wěn)定下來，而現(xiàn)有技術(shù)中的參考電流始終保持在介于讀高阻態(tài)電流穩(wěn)定值和讀低阻態(tài)電流穩(wěn)定值之間，在給寄生電容充電的這段時(shí)間就會(huì)產(chǎn)生偽讀取現(xiàn)象，大大的制約了三維存儲(chǔ)器的速度特性。

影響三維存儲(chǔ)器讀出速度與正確率的因素包括但不限于以下幾點(diǎn)：

一、位線寄生參數(shù)。位線寄生參數(shù)包括與被選中位線連接的存儲(chǔ)單元的寄生電容，與陣列中連接于同一根位線的字線個(gè)數(shù)有關(guān)。

二、傳輸門寄生參數(shù)。傳輸門寄生參數(shù)包括傳輸門的寄生電阻和寄生電容，與存儲(chǔ)陣列中連接于同一根全局位線的本地位線個(gè)數(shù)和連接于同一根本地位線的位線個(gè)數(shù)有關(guān)。

三、靈敏放大器中電流鏡的寄生參數(shù)。靈敏放大器中電流鏡的寄生參數(shù)包括電流鏡的寄生電容，與連接于同一個(gè)讀參考電路的靈敏放大器個(gè)數(shù)有關(guān)。

四、漏電。當(dāng)存儲(chǔ)單元兩端電壓為0，存儲(chǔ)單元不選通；當(dāng)存儲(chǔ)單元兩端電壓為V，存儲(chǔ)單元選通，V為存儲(chǔ)單元進(jìn)行讀寫操作時(shí)的位線電壓；當(dāng)存儲(chǔ)單元兩端電壓為V/2時(shí)，存儲(chǔ)單元半選通，此時(shí)選通管處于關(guān)斷狀態(tài)，但會(huì)有漏電流。漏電包括被選中位線上存儲(chǔ)單元的漏電和被選中字線上存儲(chǔ)單元的漏電。漏電的大小主要跟選通管的電學(xué)性能有關(guān)。若半選通存儲(chǔ)單元的漏電較小(如<1pA)，可以忽略漏電的影響；若半選通存儲(chǔ)單元的漏電較大(如>5pA)，漏電會(huì)導(dǎo)致誤讀取并影響讀取速度。

因此，如何改善上述讀出時(shí)間過長，以及如何提高三維存儲(chǔ)器的速度特性，實(shí)已成為本領(lǐng)域技術(shù)人員亟待解決的技術(shù)課題。

技術(shù)實(shí)現(xiàn)要素：

鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本發(fā)明的目的在于提供一種三維存儲(chǔ)器讀出電路及讀出方法，用于解決現(xiàn)有技術(shù)中三維存儲(chǔ)器讀出電路讀出時(shí)間過長的問題。

為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種三維存儲(chǔ)器讀出電路，所述三維存儲(chǔ)器讀出電路至少包括：

三維存儲(chǔ)單元陣列，包括至少一個(gè)三維存儲(chǔ)單元子陣列以及與所述三維存儲(chǔ)單元子陣列對應(yīng)的多個(gè)靈敏放大器，所述三維存儲(chǔ)單元陣列中各位線分別通過傳輸門與對應(yīng)的靈敏放大器連接；所述靈敏放大器連接所述讀參考電路及對應(yīng)的存儲(chǔ)單元，將讀參考電流與被選中的存儲(chǔ)單元中讀出的電流相比較，以產(chǎn)生被選中的存儲(chǔ)單元的讀出電壓信號；

讀參考電路，用于產(chǎn)生讀參考電壓或讀參考電流，包括：參考單元、位線匹配模塊、傳輸門寄生參數(shù)匹配模塊以及第一鉗位管；

其中，所述參考單元連接于參考字線與參考位線之間，用于提供參考電阻值；

所述位線匹配模塊連接于所述參考位線與不選字線之間，用于提供位線寄生參數(shù)和漏電，以匹配所述三維存儲(chǔ)單元陣列中的位線寄生參數(shù)和位線上存儲(chǔ)單元的漏電；

所述傳輸門寄生參數(shù)匹配模塊連接于所述參考位線與所述第一鉗位管的源端之間，用于提供傳輸門寄生參數(shù)以匹配所述三維存儲(chǔ)單元陣列中的傳輸門寄生參數(shù)；

所述第一鉗位管根據(jù)所述參考電阻值、所述位線匹配模塊提供的位線寄生參數(shù)和漏電及所述傳輸門寄生參數(shù)匹配模塊提供的傳輸門寄生參數(shù)，得到讀參考電流。

優(yōu)選地，所述三維存儲(chǔ)器讀出電路還包括：連接于所述參考字線與不選位線之間的字線匹配模塊，用于提供字線上的漏電以匹配所述三維存儲(chǔ)單元陣列中字線上存儲(chǔ)單元的漏電；所述第一鉗位管根據(jù)所述參考電阻值、所述位線匹配模塊提供的位線寄生參數(shù)和漏電、所述字線匹配模塊提供的漏電及所述傳輸門寄生參數(shù)匹配模塊提供的傳輸門寄生參數(shù)，得到讀參考電流。

更優(yōu)選地，所述字線匹配模塊包括(a-1)個(gè)并聯(lián)的存儲(chǔ)單元，其中a為所述三維存儲(chǔ)單元陣列中連接于同一根字線的位線個(gè)數(shù)。

優(yōu)選地，所述參考單元包括參考電阻和選通管，其中，所述選通管的一端接所述參考字線、一端連接所述參考電阻的一端；所述參考電阻的另一端連接所述參考位線。

更優(yōu)選地，所述參考電阻的阻值設(shè)在低阻態(tài)電阻最高值和高阻態(tài)電阻最低值之間。

更優(yōu)選地，所述選通管與存儲(chǔ)單元中的選通管為同一類型。

優(yōu)選地，所述位線匹配模塊包括(n-1)個(gè)并聯(lián)的存儲(chǔ)單元，其中n為所述三維存儲(chǔ)單元陣列中連接于同一根位線的字線個(gè)數(shù)。

優(yōu)選地，所述傳輸門寄生參數(shù)匹配模塊包括第一傳輸門、第二傳輸門、本地傳輸門寄生參數(shù)匹配單元及全局傳輸門寄生參數(shù)匹配單元；所述第一傳輸門及所述第二傳輸門串聯(lián)于所述參考位線及所述第一鉗位管的源端之間，所述第一傳輸門與所述第二傳輸門之間的連線作為本地參考位線，所述第二傳輸門與所述第一鉗位管之間的連線作為全局參考位線；所述本地傳輸門寄生參數(shù)匹配單元連接于所述本地參考位線和不選位線之間，用于提供傳輸門寄生參數(shù)以匹配所述三維存儲(chǔ)單元陣列中的本地傳輸門寄生參數(shù)；所述全局傳輸門寄生參數(shù)匹配單元連接于所述全局參考位線與地之間，用于提供傳輸門寄生參數(shù)以匹配所述三維存儲(chǔ)單元陣列中的全局傳輸門寄生參數(shù)。

更優(yōu)選地，所述本地傳輸門寄生參數(shù)匹配單元包括(m-1)個(gè)并聯(lián)的第三傳輸門，其中m為所述三維存儲(chǔ)單元陣列中連接于同一根本地位線的位線個(gè)數(shù)；各第三傳輸門的結(jié)構(gòu)、尺寸與所述讀參考電路中的第一傳輸門和所述三維存儲(chǔ)單元陣列中的各本地傳輸門相同；各第三傳輸門的一端連接所述本地參考位線、另一端接所述不選位線、控制端接地

更優(yōu)選地，所述全局傳輸門寄生參數(shù)匹配單元包括(c-1)個(gè)并聯(lián)的第四傳輸門，其中c為所述三維存儲(chǔ)單元陣列中連接于同一根全局位線的本地位線個(gè)數(shù)；各第四傳輸門的結(jié)構(gòu)、尺寸與所述讀參考電路中的第二傳輸門和所述三維存儲(chǔ)單元陣列中的各全局傳輸門相同；各第四傳輸門的一端連接所述全局參考位線、另一端接地、控制端接地。

優(yōu)選地，所述讀參考電路還包括：電壓轉(zhuǎn)換模塊，用于將所述讀參考電流轉(zhuǎn)化為讀參考電壓；包括第一PMOS管，所述第一PMOS管的源端連接電源電壓、柵端與漏端連接并作為所述讀參考電壓的輸出端、漏端還連接于第一鉗位管的漏端。

優(yōu)選地，所述讀參考電路還包括：連接于所述參考位線的輸入端的位線驅(qū)動(dòng)模塊，用于驅(qū)動(dòng)所述參考位線；所述位線驅(qū)動(dòng)模塊包括第一NMOS管，所述第一NMOS管的源端連接不選位線信號、柵端連接使能信號的反信號、漏端連接所述參考位線。

優(yōu)選地，所述讀參考電路還包括：連接于所述參考字線的輸入端的字線驅(qū)動(dòng)模塊，用于驅(qū)動(dòng)所述參考字線；所述字線驅(qū)動(dòng)模塊包括第二NMOS管及第二PMOS管，所述第二NMOS管的源端接地、柵端連接使能信號、漏端連接所述參考字線；所述第二PMOS管的源端連接所述不選字線、柵端連接所述使能信號、漏端連接所述參考字線。

優(yōu)選地，所述靈敏放大器包括源端與所述存儲(chǔ)單元連接的第二鉗位管，與所述第二鉗位管的漏端連接的電流鏡，與所述讀參考電壓連接的電流轉(zhuǎn)換模塊，以及比較模塊；所述第二鉗位管的柵端連接鉗位電壓；所述電流鏡提取被選中的存儲(chǔ)單元中的讀電流；所述電流轉(zhuǎn)換模塊將所述讀參考電壓轉(zhuǎn)化為讀參考電流；所述比較模塊與所述電流鏡及所述電流轉(zhuǎn)換模塊連接，將被選中的存儲(chǔ)單元中的讀電流與所述讀參考電流比較，以比較結(jié)果表示被選中的存儲(chǔ)單元中存儲(chǔ)的信號。

更優(yōu)選地，所述靈敏放大器還包括電流鏡寄生參數(shù)匹配模塊，用于抵消各靈敏放大器中的電流鏡寄生效應(yīng)；包括柵端和源端接地的第三NMOS管及2(b-1)個(gè)并聯(lián)第三PMOS管，各第三PMOS管的源端連接電源電壓、漏端連接所述第三NMOS管的漏端、柵端連接所述電流鏡的輸入端，各第三PMOS管的尺寸與所述電流鏡中各晶體管的尺寸相同，其中b為所述三維存儲(chǔ)單元陣列中連接于同一個(gè)讀參考電路的靈敏放大器的個(gè)數(shù)。

優(yōu)選地，所述不選字線連接不選字線電壓源，其電壓使存儲(chǔ)單元不被選中。

更優(yōu)選地，所述不選位線連接不選位線電壓源，其電壓使存儲(chǔ)單元不被選中。

為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種如上述三維存儲(chǔ)器讀出電路的讀出方法，所述三維存儲(chǔ)器讀出方法至少包括：

選中一根字線和一根位線，將三維存儲(chǔ)單元陣列中的一個(gè)存儲(chǔ)單元連接至靈敏放大器，所述靈敏放大器讀取所述存儲(chǔ)單元的讀電流；

在所述一根字線、所述一根位線和所述靈敏放大器開始工作的同一時(shí)刻，讀參考電路開始工作，產(chǎn)生一動(dòng)態(tài)的讀參考電流，所述讀參考電流的瞬態(tài)值處于讀低阻態(tài)電流和讀高阻態(tài)電流之間；

所述靈敏放大器將被選中的所述存儲(chǔ)單元的讀電流和所述讀參考電流進(jìn)行比較，以產(chǎn)生被選中的所述存儲(chǔ)單元的讀出電壓信號。

優(yōu)選地，在所述讀參考電流中引入位線寄生參數(shù)和位線上的漏電，以抵消讀取存儲(chǔ)單元時(shí)產(chǎn)生的陣列位線寄生效應(yīng)和位線上存儲(chǔ)單元的漏電，消除偽讀取現(xiàn)象，減小信號讀出時(shí)間，減少誤讀取。

優(yōu)選地，在所述讀參考電流中引入字線上的漏電，以抵消讀取存儲(chǔ)單元時(shí)字線上存儲(chǔ)單元的漏電，消除偽讀取現(xiàn)象，減小信號讀出時(shí)間。

優(yōu)選地，在所述讀參考電流中引入傳輸門寄生參數(shù)，以抵消讀取存儲(chǔ)單元時(shí)產(chǎn)生的陣列傳輸門寄生效應(yīng)，消除偽讀取現(xiàn)象，減小信號讀出時(shí)間。

優(yōu)選地，在被選中的存儲(chǔ)單元的讀電流中引入電流鏡寄生參數(shù)，以實(shí)現(xiàn)被選中的所述存儲(chǔ)單元的讀電流的鏡像參數(shù)和所述參考電流的鏡像參數(shù)的匹配，消除偽讀取現(xiàn)象，減小信號讀出時(shí)間。

優(yōu)選地，當(dāng)被選中的存儲(chǔ)單元的讀電流大于所述參考電流時(shí)，所述存儲(chǔ)單元呈低阻態(tài)；當(dāng)被選中的存儲(chǔ)單元的讀電流小于所述參考電流時(shí)，所述存儲(chǔ)單元呈高阻態(tài)。

如上所述，本發(fā)明的三維存儲(chǔ)器讀出電路及讀出方法，具有以下有益效果：

1、本發(fā)明的三維存儲(chǔ)器讀出電路及讀出方法中，在讀取信號發(fā)出后，讀參考電路才開始工作，在讀參考電流中引入對位線寄生參數(shù)的匹配、對傳輸門寄生參數(shù)的匹配、對位線和字線漏電的匹配，在讀電流中引入對電流鏡寄生參數(shù)的匹配，使得讀參考電流的瞬態(tài)曲線處在讀高阻態(tài)電流和讀低阻態(tài)電流之間，最大程度的消除了偽讀取現(xiàn)象，減小了讀出時(shí)間。

2、本發(fā)明的三維存儲(chǔ)器讀出電路及讀出方法中，讀參考電流和讀電流有相同的漏電流，減少了誤讀取。

3、本發(fā)明的三維存儲(chǔ)器讀出電路及讀出方法對于規(guī)模從1Mb到1Tb的三維存儲(chǔ)器都能大幅減小讀出時(shí)間，適用范圍廣。

附圖說明

圖1顯示為交叉堆疊結(jié)構(gòu)三維非易失存儲(chǔ)器示意圖。

圖2顯示為現(xiàn)有技術(shù)中的偽讀取現(xiàn)象影響讀取時(shí)間的原理示意圖。

圖3顯示為本發(fā)明的三維存儲(chǔ)單元陣列的示意圖。

圖4顯示為本發(fā)明讀參考電路的一種實(shí)施方式。

圖5顯示為本發(fā)明的靈敏放大器的工作原理示意圖。

圖6顯示為本發(fā)明的讀參考電路的另一種實(shí)施方式。

圖7顯示為本發(fā)明的三維存儲(chǔ)器讀電路中讀電流與讀參考電流的對比示意圖。

圖8顯示為本發(fā)明的三維存儲(chǔ)器讀出電路應(yīng)用于64Mbit相變存儲(chǔ)器芯片時(shí)，在讀取低阻態(tài)時(shí)的仿真結(jié)果。

圖9顯示為本發(fā)明的三維存儲(chǔ)器讀出電路應(yīng)用于64Mbit相變存儲(chǔ)器芯片時(shí)，在讀取高阻態(tài)時(shí)的仿真結(jié)果。

元件標(biāo)號說明

1 三維存儲(chǔ)單元陣列

11 三維存儲(chǔ)單元子陣列

111 存儲(chǔ)單元

1111 第一存儲(chǔ)器件

1112 第一選通管

12 靈敏放大器

121 第二鉗位管

122 電流鏡寄生參數(shù)匹配模塊

2 讀參考電路

21 參考單元

211 第二選通管

22 位線驅(qū)動(dòng)模塊

23 字線驅(qū)動(dòng)模塊

24 位線匹配模塊

241 第一位線匹配單元

242 第二位線匹配單元

25 傳輸門寄生參數(shù)匹配模塊

251 本地傳輸門寄生參數(shù)匹配單元

252 全局傳輸門寄生參數(shù)匹配單元

26 第一鉗位管

27 電壓轉(zhuǎn)換模塊

28 字線匹配模塊

S1～S2 步驟

具體實(shí)施方式

以下通過特定的具體實(shí)例說明本發(fā)明的實(shí)施方式，本領(lǐng)域技術(shù)人員可由本說明書所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點(diǎn)與功效。本發(fā)明還可以通過另外不同的具體實(shí)施方式加以實(shí)施或應(yīng)用，本說明書中的各項(xiàng)細(xì)節(jié)也可以基于不同觀點(diǎn)與應(yīng)用，在沒有背離本發(fā)明的精神下進(jìn)行各種修飾或改變。

請參閱圖3～圖9。需要說明的是，本實(shí)施例中所提供的圖示僅以示意方式說明本發(fā)明的基本構(gòu)想，遂圖式中僅顯示與本發(fā)明中有關(guān)的組件而非按照實(shí)際實(shí)施時(shí)的組件數(shù)目、形狀及尺寸繪制，其實(shí)際實(shí)施時(shí)各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復(fù)雜。

實(shí)施例一

如圖3～圖5所示，本發(fā)明提供一種三維存儲(chǔ)器讀出電路，所述三維存儲(chǔ)器讀出電路包括三維存儲(chǔ)單元陣列1及讀參考電路2。

如圖3所示，所述三維存儲(chǔ)單元陣列1包括至少一個(gè)三維存儲(chǔ)單元子陣列11以及與所述三維存儲(chǔ)單元子陣列對應(yīng)的多個(gè)靈敏放大器12，所述三維存儲(chǔ)單元陣列1中各位線分別通過傳輸門與對應(yīng)的靈敏放大器12連接；所述靈敏放大器12連接所述讀參考電路2及對應(yīng)的存儲(chǔ)單元，將讀參考電流與被選中的存儲(chǔ)單元中讀出的電流相比較，以產(chǎn)生被選中的存儲(chǔ)單元的讀出電壓信號。

具體地，如圖3所示，在本實(shí)施例中，所述三維存儲(chǔ)單元陣列1包括三個(gè)三維存儲(chǔ)單元子陣列11，在實(shí)際設(shè)計(jì)中可根據(jù)需要進(jìn)行設(shè)定，不以本實(shí)施例為限。所述三維存儲(chǔ)單元陣列1中，上層存儲(chǔ)單元和下層存儲(chǔ)單元均使用同一根位線，全局位線GBL與靈敏放大器一一對應(yīng)，所述靈敏放大器12的數(shù)量設(shè)定為b個(gè)，且這b個(gè)靈敏放大器連接于同一個(gè)讀參考電路以接收讀參考電壓或讀參考電流。在本實(shí)施例中，所述三維存儲(chǔ)單元子陣列11中連接于同一根位線的字線或存儲(chǔ)單元的個(gè)數(shù)設(shè)定為n，所述三維存儲(chǔ)單元子陣列11中連接于同一根字線的位線或存儲(chǔ)單元的個(gè)數(shù)設(shè)定為a；所述三維存儲(chǔ)單元子陣列11中連接于同一根本地位線LBL的位線BL個(gè)數(shù)設(shè)定為m，各位線BL分別通過本地傳輸門與本地位線LBL連接；所述三維存儲(chǔ)單元子陣列11中連接于同一根全局位線GBL的本地位線LBL個(gè)數(shù)設(shè)定為c，各本地位線LBL分別通過全局傳輸門與全局位線GBL連接，即連接于同一所述靈敏放大器12的位線BL的個(gè)數(shù)設(shè)定為mc。具體數(shù)值可根據(jù)實(shí)際需要做設(shè)定，在此不一一限定。

更具體地，如圖3所示，所述存儲(chǔ)單元子陣列11包括多個(gè)存儲(chǔ)單元111，其中，(n*m)個(gè)存儲(chǔ)單元111組成陣列連接于同一本地位線；行控制信號為字線信號WL_{UP_1}～WL_{UP_n/2}和WL_{DN_1}～WL_{DN_n/2}(分別控制上層和下層的存儲(chǔ)單元111)；列傳輸信號為位線信號BL₁～BL_m，同一時(shí)間僅有一根字線WL和一根位線BL導(dǎo)通，以本地位線LBL連接一個(gè)存儲(chǔ)單元111。位線BL通過本地傳輸門LTG與本地位線LBL相連，本地位線LBL通過全局傳輸門GTG與全局位線GBL相連。所述存儲(chǔ)單元111包括第一存儲(chǔ)器件1111和第一選通管1112。存儲(chǔ)器件可為OMS效應(yīng)器件，選通管可為OTS效應(yīng)器件，不以本實(shí)施例為限。在本實(shí)施例中，以第一行第一列的下層存儲(chǔ)單元為例，所述第一存儲(chǔ)器件1111一端依次連接第一本地傳輸門LTG₁和第一全局傳輸門GTG₁后與第一靈敏放大器相連、另一端接所述第一選通管1112的一端，所述第一選通管1112的另一端接第一字線WL_{DN_1}。

如圖4所示，所述讀參考電路2連接所述靈敏放大器12，用于產(chǎn)生讀參考電壓Vref或讀參考電流Iref，在本實(shí)施例中，以讀參考電壓Vref為例。所述讀參考電路2包括：參考單元21、位線驅(qū)動(dòng)模塊22、字線驅(qū)動(dòng)模塊23、位線匹配模塊24、傳輸門寄生參數(shù)匹配模塊25、第一鉗位管26以及電壓轉(zhuǎn)換模塊27。

具體地，如圖4所示，所述參考單元21連接于參考字線WL’與參考位線BL’之間，用于提供參考電阻值。所述參考單元21包括參考電阻Rref和第二選通管211，其中，所述第二選通管211一端通過所述參考字線WL’連接所述字線驅(qū)動(dòng)模塊25的輸出端、另一端連接所述參考電阻Rref的一端，所述參考電阻Rref的另一端連接所述參考位線BL’。所述參考電阻Rref的阻值設(shè)在低阻態(tài)電阻最高值和高阻態(tài)電阻最低值之間。所述第二選通管211與所述存儲(chǔ)單元111中的第一選通管1112為同一類型。

具體地，如圖4所示，所述位線驅(qū)動(dòng)模塊22連接于所述參考位線BL’，用于驅(qū)動(dòng)所述參考位線BL’。所述位線驅(qū)動(dòng)模塊22包括第一NMOS管NM1，所述第一NMOS管NM1的源端連接不選位線信號DESBL、柵端連接使能信號EN的反信號(在本實(shí)施例中，通過所述使能信號EN連接反相器得到反信號)、漏端連接所述參考位線BL’。所述第一NMOS管NM1作為位線不選擇驅(qū)動(dòng)；當(dāng)所述使能信號EN不起效(低電平)時(shí)，所述第一NMOS管NM1導(dǎo)通，所述參考位線BL’通過所述不選位線DESBL連接不選位線電壓源，所述參考位線BL’不被選中；當(dāng)所述使能信號EN起效(高電平)時(shí)，所述第一NMOS管NM1不通。在本實(shí)施例中，存儲(chǔ)器進(jìn)行讀操作時(shí)，本地位線電壓為VBL，不選位線電壓源的電壓為VBL/2。

具體地，如圖4所示，所述字線驅(qū)動(dòng)模塊23連接于所述參考字線WL’的輸入端，用于驅(qū)動(dòng)所述參考字線WL’。所述字線驅(qū)動(dòng)模塊23包括第二NMOS管NM2及第二PMOS管PM2，所述第二NMOS管NM2的源端接地(0V)、柵端連接使能信號EN、漏端連接所述參考字線WL’；所述第二PMOS管PM2的源端連接所述不選字線DESWL、柵端連接所述使能信號EN、漏端連接所述參考字線WL’。所述第二NMOS管NM2及所述第二PMOS管PM2分別作為字線選擇驅(qū)動(dòng)和字線不選擇驅(qū)動(dòng)；當(dāng)所述使能信號EN不起效(低電平)時(shí)，所述第二PMOS管PM2導(dǎo)通，所述參考字線WL’通過所述不選字線DESWL連接不選字線電壓源，所述參考單元21不被選中；當(dāng)所述使能信號EN起效(高電平)時(shí)，所述第二NMOS管NM2導(dǎo)通，所述參考字線WL’連接低電平(0V)，所述參考單元21被選中。在本實(shí)施例中，存儲(chǔ)器進(jìn)行讀操作時(shí)，本地字線電壓為VBL，不選字線電壓源的電壓為VBL/2。

具體地，如圖4所示，所述位線匹配模塊24連接于所述參考位線BL’與所述不選字線DESWL之間，用于提供位線寄生參數(shù)和漏電，以匹配所述三維存儲(chǔ)單元陣列1中的位線寄生參數(shù)和位線上存儲(chǔ)單元的漏電。

更具體地，所述位線匹配模塊24包括(n-1)個(gè)并聯(lián)的存儲(chǔ)單元，其中n為所述三維存儲(chǔ)單元陣列1中連接于同一根位線的字線個(gè)數(shù)。如圖4所示，所述位線匹配模塊24可分為第一位線匹配單元241及第二位線匹配單元242，其中，所述第一位線匹配單元241包括(n/2-1)個(gè)存儲(chǔ)單元，用于匹配下層存儲(chǔ)單元的位線寄生參數(shù)和其在第一位線BL1上的漏電；所述第二位線匹配單元242包括(n/2)個(gè)存儲(chǔ)單元，用于匹配上層存儲(chǔ)單元的位線寄生參數(shù)和其在第一位線BL1上的漏電(對應(yīng)于本實(shí)施例中選中的存儲(chǔ)單元為第一行第一列的下層存儲(chǔ)單元)。n為所述三維存儲(chǔ)單元陣列1中連接于同一根位線BL的字線WL個(gè)數(shù)。當(dāng)讀取某一存儲(chǔ)單元時(shí)，其所在列中其余(n-1)個(gè)存儲(chǔ)單元處于關(guān)斷狀態(tài)，所述第一存儲(chǔ)器件1111和所述第一選通管1112的寄生電容對讀電流Iread產(chǎn)生影響，通過設(shè)置所述第一位線匹配單元241和第二位線匹配單元242可以在讀參考電流Iref中引入與所述三維存儲(chǔ)單元陣列1匹配的寄生充電電流，以此得到的讀參考電流Iref的變化趨勢與所述讀電流Iread一致，進(jìn)而消除偽讀取現(xiàn)象，減小信號讀出時(shí)間。

具體地，如圖4所示，所述傳輸門寄生參數(shù)匹配模塊25連接于所述參考位線BL’與所述第一鉗位管26的源端之間，用于提供傳輸門寄生參數(shù)以匹配所述三維存儲(chǔ)單元陣列1中的傳輸門寄生參數(shù)。所述傳輸門寄生參數(shù)匹配模塊25包括第一傳輸門LTG0、第二傳輸門GTG0、本地傳輸門寄生參數(shù)匹配單元251及全局傳輸門寄生參數(shù)匹配單元252。

更具體地，所述第一傳輸門LTG0及所述第二傳輸門GTG0串聯(lián)于所述參考位線BL’及所述第一鉗位管26的源端之間，所述第一傳輸門LTG0為本地傳輸門、所述第二傳輸門GTG0為全局傳輸門，所述第一傳輸門LTG0與所述第二傳輸門GTG0之間的連線作為本地參考位線LBL’，所述第二傳輸門GTG0與所述第一鉗位管26之間的連線作為全局參考位線GBL’。

更具體地，所述本地傳輸門寄生參數(shù)匹配單元251連接于所述本地參考位線LBL’和所述不選位線DESBL之間，用于提供傳輸門寄生參數(shù)以匹配所述三維存儲(chǔ)單元陣列1中的本地傳輸門寄生參數(shù)。所述本地傳輸門寄生參數(shù)匹配單元251包括(m-1)個(gè)并聯(lián)的第三傳輸門LTG，其中m為所述三維存儲(chǔ)單元陣列1中連接于同一根本地位線LBL的位線個(gè)數(shù)；各第三傳輸門LTG的結(jié)構(gòu)、尺寸與所述第一傳輸門LTG0和所述三維存儲(chǔ)單元陣列1中的各本地傳輸門相同；各第三傳輸門LTG的一端連接所述本地參考位線LBL’、另一端接所述不選位線DESBL、控制端接地，始終處于不導(dǎo)通的狀態(tài)。所述本地傳輸門寄生參數(shù)匹配單元251用于匹配本地傳輸門寄生參數(shù)，當(dāng)讀取存儲(chǔ)單元時(shí)，與其連接的本地傳輸門開啟，其余(m-1)個(gè)本地傳輸門處于關(guān)斷狀態(tài)，傳輸門上的寄生電容和寄生電阻對讀電流Iread產(chǎn)生影響，通過設(shè)置所述本地傳輸門寄生參數(shù)匹配單元251可以在所述讀電流Iread中進(jìn)一步引入與所述三維存儲(chǔ)單元陣列1匹配的本地傳輸門寄生電流，以此得到的讀參考電流Iref的變化趨勢與所述讀電流Iread一致，進(jìn)而消除偽讀取現(xiàn)象，減小信號讀出時(shí)間。

更具體地，所述全局傳輸門寄生參數(shù)匹配單元252連接于所述全局參考位線GBL’與地之間，用于提供傳輸門寄生參數(shù)以匹配所述三維存儲(chǔ)單元陣列1中的全局傳輸門寄生參數(shù)。所述全局傳輸門寄生參數(shù)匹配單元252包括(c-1)個(gè)并聯(lián)的第四傳輸門GTG，其中c為所述三維存儲(chǔ)單元陣列1中連接于同一根全局位線GBL的本地位線個(gè)數(shù)；各第四傳輸門GTG的結(jié)構(gòu)、尺寸與所述第二傳輸門GTG0和所述三維存儲(chǔ)單元陣列1中的各全局傳輸門相同；各第四傳輸門GTG的一端連接所述全局參考位線GBL’、另一端接地、控制端接地，始終處于不導(dǎo)通的狀態(tài)。所述全局傳輸門寄生參數(shù)匹配單元252用于匹配全局傳輸門寄生參數(shù)，當(dāng)讀取存儲(chǔ)單元時(shí)，與其連接的全局傳輸門開啟，其余(c-1)個(gè)全局傳輸門處于關(guān)斷狀態(tài)，傳輸門上的寄生電容和寄生電阻對讀電流Iread產(chǎn)生影響，通過設(shè)置所述全局傳輸門寄生參數(shù)匹配單元252可以在所述讀電流Iread中進(jìn)一步引入與所述三維存儲(chǔ)單元陣列1匹配的全局傳輸門寄生電流，以此得到的讀參考電流Iref的變化趨勢與所述讀電流Iread一致，進(jìn)而消除偽讀取現(xiàn)象，減小信號讀出時(shí)間。

如圖4所示，所述第一鉗位管26根據(jù)所述參考電阻值、所述第一位線匹配單元241和第二位線匹配單元242提供的位線寄生參數(shù)和漏電及所述本地傳輸門寄生參數(shù)匹配單元251和全局傳輸門寄生參數(shù)匹配單元252提供的傳輸門寄生參數(shù)，得到讀參考電流Iref。

具體地，如圖4所示，所述第一鉗位管26的源端連接所述全局參考位線GBL’、柵端連接鉗位電壓Vclamp、漏端連接所述電壓轉(zhuǎn)換模塊27。

如圖4所示，所述電壓轉(zhuǎn)換模塊27連接于所述第一鉗位管26的漏端，用于將所述讀參考電流Iref轉(zhuǎn)化為讀參考電壓Vref。

具體地，如圖4所示，所述電壓轉(zhuǎn)換模塊27包括第一PMOS管PM1，所述第一PMOS管PM1的源端連接電源電壓V_DD、柵端與漏端連接并作為所述讀參考電壓Vref的輸出端、漏端還連接于第一鉗位管26的漏端。所述電壓轉(zhuǎn)換模塊27的結(jié)構(gòu)不限，任意具有電流轉(zhuǎn)電壓功能的電路均適用，不限于本實(shí)施例。

如圖3所示，所述靈敏放大器12與所述三維存儲(chǔ)單元子陣列11對應(yīng)，在本實(shí)施例中，mc根位線連接同一靈敏放大器，所述靈敏放大器12通過傳輸門分別與所述三維存儲(chǔ)單元子陣列11中的位線連接，并且與所述讀參考電路2連接，接收所述讀參考電流Iref或所述讀參考電壓Vref(在本實(shí)施例中，接收讀參考電壓Vref)。所述靈敏放大器12將所述讀參考電壓Vref還原為讀參考電流Iref，并將所述讀參考電流Iref與所述三維存儲(chǔ)單元陣列1中被選中的存儲(chǔ)單元111中的讀電流Iread相比較，以產(chǎn)生被選中的存儲(chǔ)單元111的讀出電壓信號。

具體地，如圖5所示，所述靈敏放大器12包括源端與所述存儲(chǔ)單元111連接的第二鉗位管121，與所述第二鉗位管121的漏端連接的電流鏡，電流鏡寄生參數(shù)匹配模塊122，與所述讀參考電壓Vref連接的電流轉(zhuǎn)換模塊，比較模塊以及SR鎖存器。

更具體地，所述第二鉗位管121的柵端連接所述鉗位電壓Vclamp，在所述鉗位電壓Vclamp的控制下產(chǎn)生被選中的存儲(chǔ)單元111中的讀電流Iread。所述電流鏡提取被選中的存儲(chǔ)單元111中的讀電流Iread，包括第四PMOS管PM4、第五PMOS管PM5。所述電流鏡寄生參數(shù)匹配模塊122包括柵端和源端接地的第三NMOS管NM3及2(b-1)個(gè)并聯(lián)第三PMOS管PM3，各第三PMOS管PM3的源端連接電源電壓V_DD、漏端連接所述第三NMOS管NM3的漏端、柵端連接所述電流鏡的輸入端，各第三PMOS管PM3的尺寸與第四PMOS管PM4、第五PMOS管PM5、第六PMOS管PM6、第七PMOS管PM7、第八PMOS管PM8及所述讀參考電路2中的第一PMOS管PM1的尺寸相同，其中b為所述三維存儲(chǔ)單元陣列1中連接于同一個(gè)讀參考電路的靈敏放大器個(gè)數(shù)。所述電流鏡寄生參數(shù)匹配模塊122用于匹配電流鏡寄生參數(shù)，所述讀參考電壓Vref同時(shí)與b個(gè)靈敏放大器連接，勢必會(huì)在所述讀參考電壓Vref中引入其余(b-1)個(gè)靈敏放大器中轉(zhuǎn)換所述讀參考電流Iref的電流鏡寄生參數(shù)，在本實(shí)施例中，通過第六PMOS管PM6、第八PMOS管PM8實(shí)現(xiàn)所述讀參考電流Iref的鏡像，因此第三PMOS管PM3的數(shù)量設(shè)定為2(b-1)，此時(shí)，在讀電流端，有(2b+1)個(gè)PMOS管；在參考電流端，同樣有(2b+1)個(gè)PMOS管，兩邊的電流鏡個(gè)數(shù)和電流鏡寄生參數(shù)實(shí)現(xiàn)了平衡。不同電路結(jié)構(gòu)中第三PMOS管PM3的數(shù)量也不相同，可根據(jù)具體電路結(jié)果做設(shè)定，不以本實(shí)施例為限。通過設(shè)置所述電流鏡寄生參數(shù)匹配模塊122可以在所述讀電流Iref中引入與各靈敏放大器中電流鏡匹配的電流鏡寄生電流，以此使得讀參考電流Iref的變化趨勢與所述讀電流Iread一致，進(jìn)而消除偽讀取現(xiàn)象，減小信號讀出時(shí)間。所述電流轉(zhuǎn)換模塊將所述讀參考電壓Vref還原為讀參考電流Iref，包括第六PMOS管PM6。所述比較模塊與所述電流鏡及所述電流轉(zhuǎn)換模塊連接，將被選中的存儲(chǔ)單元111中的讀電流Iread與所述讀參考電流Iref比較，以比較結(jié)果表示被選中的存儲(chǔ)單元111中存儲(chǔ)的信號，包括第七PMOS管PM7、第八PMOS管P8、第四NMOS管NM4、第五NMOS管NM5、第六NMOS管NM6以及第七NMOS管NM7。第四PMOS管PM4的漏端連接第二鉗位管121，與第五PMOS管PM5、第七PMOS管PM7組成電流鏡，將被選中的存儲(chǔ)單元111的讀電流Iread鏡像到第五PMOS管PM5、第七PMOS管PM7的漏端。第四NMOS管NM4的漏端連接第五PMOS管PM5的漏端，與第七NMOS管NM7組成電流鏡。所述讀參考電路2中的第一PMOS管PM1與第六PMOS管PM6、第八PMOS管PM8組成電流鏡，將所述讀參考電流Iref鏡像到第六PMOS管PM6、第八PMOS管PM8的漏端。第五NMOS管NM5的漏端連接于第六PMOS管PM6的漏端，與第六NMOS管NM6組成電流鏡。第六NMOS管NM6的漏端與第七PMOS管PM7的漏端相連，作為所述比較模塊的第一輸出端。第七NMOS管NM17的漏端與第八PMOS管PM8的漏端相連，作為所述比較模塊的第二輸出端。所述比較模塊的第一輸出端和第二輸出端為差分輸出。所述SR鎖存器的R端連接所述比較模塊的第一輸出端，所述SR鎖存器的S端連接所述比較模塊的第二輸出端，根據(jù)所述比較模塊的輸出信號得到被選中的存儲(chǔ)單元111的讀電壓。

實(shí)施例二

如圖6所示，本實(shí)施例提供一種三維存儲(chǔ)器讀出電路，所述三維存儲(chǔ)器讀出電路的結(jié)構(gòu)與實(shí)施例一類似，不同之處在于，所述三維存儲(chǔ)器讀出電路還包括：連接于所述參考字線Wl’與不選位線DESBL之間的字線匹配模塊，用于提供字線上的漏電以匹配所述三維存儲(chǔ)單元陣列1中字線上存儲(chǔ)單元的漏電。

具體地，如圖6所示，所述字線匹配模塊28包括(a-1)個(gè)并聯(lián)的存儲(chǔ)單元，其中a為所述三維存儲(chǔ)單元陣列1中連接于同一根字線的位線個(gè)數(shù)。

相應(yīng)地，所述第一鉗位管26根據(jù)所述參考電阻值、所述位線匹配模塊24提供的位線寄生參數(shù)和漏電、所述字線匹配模塊28提供的漏電及所述傳輸門寄生參數(shù)匹配模塊25提供的傳輸門寄生參數(shù)，得到讀參考電流Iref。

其他模塊的結(jié)構(gòu)及作用于實(shí)施例一相同，在此不一一贅述。

如圖3～圖9所示，本發(fā)明還提供一種三維存儲(chǔ)器讀出方法，所述三維存儲(chǔ)器讀出方法至少包括：

步驟S1：選中一根字線和一根位線，將三維存儲(chǔ)單元陣列中的一個(gè)存儲(chǔ)單元連接至靈敏放大器，所述靈敏放大器讀取所述存儲(chǔ)單元的讀電流；在所述一根字線、所述一根位線和所述靈敏放大器開始工作的同一時(shí)刻，讀參考電路開始工作，產(chǎn)生一動(dòng)態(tài)的讀參考電流，所述讀參考電流的瞬態(tài)值處于讀低阻態(tài)單元電流和讀高阻態(tài)單元電流之間。

具體地，如圖3所示，在本實(shí)施例中，以第1行第1列的下層存儲(chǔ)單元為例，將第一字線WL_{DN_1}置于低電平，其余字線置為不選字線電壓，同時(shí)開啟第一本地傳輸門LTG1和第一GTG1，此時(shí)，與第一位線BL1連接的電流信號被輸出至所述靈敏放大器12，與第一位線BL1連接的信號包括被選中的第1行第1列的下層存儲(chǔ)單元中的電流、半選通的存儲(chǔ)單元的寄生電容和寄生電阻產(chǎn)生的電流、半選通的存儲(chǔ)單元的漏電流以及未導(dǎo)通的各傳輸門上的寄生電容和寄生電阻產(chǎn)生的電流，且所述靈敏放大器12接收到的讀電流Iread會(huì)隨著寄生電容的充電過程慢慢增大，再慢慢減小，如圖7所示。

具體地，如圖4及圖6所示，在第一字線WL_{DN_1}置為低電平，第一本地傳輸門LTG1和第一全局傳輸門GTG1開啟，所述靈敏放大器12開始工作的同時(shí)，所述使能信號EN起效，并在所述第一鉗位管26的源端產(chǎn)生所述讀參考電流Iref，所述讀參考電流Iref包括所述參考單元21中參考電阻上的電流、所述位線匹配模塊24提供的存儲(chǔ)單元的寄生電容產(chǎn)生的電流和存儲(chǔ)單元的漏電、所述字線匹配模塊28提供的存儲(chǔ)單元的漏電及所述本地傳輸門寄生參數(shù)匹配單元251和全局傳輸門寄生參數(shù)匹配單元252提供的寄生電容和寄生電阻產(chǎn)生的電流，同理，所述讀參考電流Iref會(huì)隨著寄生電容的充電過程慢慢增大，再慢慢減小，且變化趨勢與所述讀電流Iread一致，進(jìn)而消除了偽讀取現(xiàn)象，減小了信號的讀出時(shí)間。在所述讀參考電流Iref中引入位線寄生參數(shù)和漏電，以抵消讀取存儲(chǔ)單元時(shí)產(chǎn)生的陣列位線寄生效應(yīng)和漏電；在所述讀參考電流Iref中引入字線上的漏電，以抵消讀取存儲(chǔ)單元時(shí)字線上的漏電；在所述讀參考電流Iref中引入傳輸門寄生參數(shù)，以抵消讀取存儲(chǔ)單元時(shí)產(chǎn)生的陣列傳輸門寄生效應(yīng)。如圖7所示，所述讀參考電流Iref為動(dòng)態(tài)值，其瞬態(tài)值處于讀低阻態(tài)單元電流和讀高阻態(tài)單元電流之間。

步驟S2：獲取被選中的存儲(chǔ)單元的讀電流，并將被選中的存儲(chǔ)單元的讀電流和所述讀參考電流進(jìn)行比較，以產(chǎn)生被選中的存儲(chǔ)單元的讀出電壓信號。

具體地，如圖6所示，所述第二鉗位管121受所述鉗位電壓Vclamp的控制產(chǎn)生所述存儲(chǔ)單元111的讀電流Iread，并通過電流鏡傳輸?shù)剿龅谄逳MOS管NM7的柵端，同時(shí)，所述電流鏡寄生參數(shù)匹配模塊122在所述讀電流Iread中引入電流鏡寄生參數(shù)，以實(shí)現(xiàn)被選中的存儲(chǔ)單元的讀電流的鏡像參數(shù)和所述參考電流的鏡像參數(shù)的匹配，使得所述讀參考電流Iref的變化趨勢與所述讀電流Iread一致，進(jìn)而消除偽讀取現(xiàn)象，減小信號讀出時(shí)間，如圖7所示。所述讀參考電壓Vref被還原為所述讀參考電流Iref，并傳輸?shù)剿龅诹鵑MOS管NM6的柵端。當(dāng)所述存儲(chǔ)單元111是一個(gè)低阻態(tài)存儲(chǔ)單元時(shí)，Iread>Iref；第四NMOS管NM4的漏端電流會(huì)上升；第四NMOS管NM4的連線方式使它可以等效為一個(gè)二極管，所以第四NMOS管NM4的柵電壓會(huì)上升，第七NMOS管NM7柵電壓同樣會(huì)上升，而第六NMOS管NM6柵電壓會(huì)下降；此時(shí)所述比較模塊的第二輸出端的輸出電壓V₂會(huì)下降到0V左右，而所述比較模塊的第一輸出端的輸出電壓V₁會(huì)上升到接近于電源電壓V_DD。當(dāng)所述存儲(chǔ)單元111是一個(gè)高阻態(tài)存儲(chǔ)單元時(shí)，Iread<Iref；第四NMOS管NM4的漏端電流會(huì)下降；第四NMOS管NM4的連線方式使它可以等效為一個(gè)二極管，所以第四NMOS管NM4的柵電壓會(huì)下降，第七NMOS管NM7柵電壓同樣會(huì)下降，而第六NMOS管NM6柵電壓會(huì)上升；此時(shí)所述比較模塊的第二輸出端的輸出電壓V₂會(huì)上升到接近于電源電壓V_DD，而所述比較模塊的第一輸出端的輸出電壓V₁會(huì)上升到接近于0V。所述比較模塊的輸出電壓V₁和V₂輸出到SR鎖存器中，得到輸出信號DO，當(dāng)被選中的存儲(chǔ)單元的讀電流Iread大于所述參考電流Iref時(shí)，所述SR鎖存器輸出高電平；當(dāng)被選中的存儲(chǔ)單元的讀電流Iread小于所述參考電流Iref時(shí)，所述SR鎖存器輸出低電平。

如圖7所示，本發(fā)明的讀參考電流在電流上升階段就已處在讀低阻態(tài)單元電流和讀高阻態(tài)單元電流之間，相比圖2偽讀取時(shí)間大大減小。

如圖8～圖9所示，為本發(fā)明的三維存儲(chǔ)器讀出電路應(yīng)用于相變存儲(chǔ)器時(shí)的仿真結(jié)果。該芯片采用40nm工藝，容量為64Mbit，采用交叉堆疊的三維存儲(chǔ)結(jié)構(gòu)。芯片有兩層存儲(chǔ)單元，兩層字線，一層位線，n＝1024,a＝1024,m＝16,c＝16,b＝16。其中，EN信號為使能信號，隨著EN信號電壓的升高，靈敏放大器開始讀取。在讀取低阻(低阻態(tài))時(shí)，讀取時(shí)間為39.67ns；在讀取高阻(高阻態(tài))時(shí)，讀取時(shí)間小于0.5ns。本發(fā)明的三維存儲(chǔ)器讀出電路的隨機(jī)讀取時(shí)間為39.67ns。與之對比，采用傳統(tǒng)讀出方法的64Mbit三維存儲(chǔ)器芯片讀出時(shí)間在185.3ns左右。

如上所述，本發(fā)明的三維存儲(chǔ)器讀出電路及讀出方法，具有以下有益效果：

1、本發(fā)明的三維存儲(chǔ)器讀出電路及讀出方法中，在讀取信號發(fā)出后，讀參考電路才開始工作，在讀參考電流中引入對位線寄生參數(shù)的匹配、對傳輸門寄生參數(shù)的匹配、對漏電的匹配，在讀電流中引入對電流鏡寄生參數(shù)的匹配，使得讀參考電流的瞬態(tài)曲線處在讀高阻態(tài)電流和讀低阻態(tài)電流之間，最大程度的消除了偽讀取現(xiàn)象，減小了讀出時(shí)間。

2、本發(fā)明的三維存儲(chǔ)器讀出電路及讀出方法中，讀參考電流和讀電流有相同的漏電流，減少了誤讀取。

3、本發(fā)明的三維存儲(chǔ)器讀出電路及讀出方法對于規(guī)模從1Mb到1Tb的三維存儲(chǔ)器都能大幅減小讀出時(shí)間，適用范圍廣。

綜上所述，本發(fā)明提供一種三維存儲(chǔ)器讀出電路及讀出方法，包括：讀參考電路，產(chǎn)生一個(gè)可以快速區(qū)分讀低阻態(tài)單元電流和讀高阻態(tài)單元電流的讀參考電流；以及靈敏放大器。讀參考電路包括參考單元、位線匹配模塊、字線匹配模塊和傳輸門寄生參數(shù)匹配模塊。本發(fā)明針對三維存儲(chǔ)器在平面和垂直方向的寄生效應(yīng)和漏電，在讀參考電流中引入對位線寄生參數(shù)、漏電和傳輸門寄生參數(shù)的匹配，在讀電流中引入對電流鏡寄生參數(shù)的匹配，消除了偽讀取現(xiàn)象，減小了讀出時(shí)間；且信號傳遞速度快、適用范圍廣、讀出正確率高。所以，本發(fā)明有效克服了現(xiàn)有技術(shù)中的種種缺點(diǎn)而具高度產(chǎn)業(yè)利用價(jià)值。

上述實(shí)施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟悉此技術(shù)的人士皆可在不違背本發(fā)明的精神及范疇下，對上述實(shí)施例進(jìn)行修飾或改變。因此，舉凡所屬技術(shù)領(lǐng)域中具有通常知識者在未脫離本發(fā)明所揭示的精神與技術(shù)思想下所完成的一切等效修飾或改變，仍應(yīng)由本發(fā)明的權(quán)利要求所涵蓋。