本發(fā)明實(shí)施例涉及半導(dǎo)體領(lǐng)域，更具體的，涉及被布置成行和列的靜態(tài)隨機(jī)存取存儲(chǔ)器sram單元的陣列。

背景技術(shù)：

靜態(tài)隨機(jī)存取存儲(chǔ)器(sram)常用于電子裝置。sram單元具有固持?jǐn)?shù)據(jù)而不需更新的有利特征。sram單元可包含不同數(shù)目的晶體管，并且通常相應(yīng)地由晶體管的數(shù)目指代，例如，六-晶體管(6t)sram、八-晶體管(8t)sram，等等。晶體管通常形成用于存儲(chǔ)數(shù)據(jù)位的數(shù)據(jù)鎖存器。可添加額外晶體管以控制對晶體管的存取。sram單元通常被布置為具有行和列的陣列。通常，sram單元的每一行連接到字線，所述字線確定是否已選擇當(dāng)前sram單元。sram單元的每一列連接到位線(或一對位線)，所述位線用于將數(shù)據(jù)位存儲(chǔ)到所選擇的sram單元中或用于從所選擇的sram單元讀取所存儲(chǔ)的數(shù)據(jù)位。

技術(shù)實(shí)現(xiàn)要素：
本發(fā)明實(shí)施例提供一種被布置成行和列的靜態(tài)隨機(jī)存取存儲(chǔ)器sram單元的陣列，包括：第一通信路徑、第二通信路徑、第一導(dǎo)電結(jié)構(gòu)以及第二導(dǎo)電結(jié)構(gòu)。第一通信路徑被放置在與陣列的邊緣相距第一距離處且可經(jīng)操作以控制對陣列的第一行的sram單元的存取以供寫入操作；第二通信路徑被放置在與陣列的邊緣相距第二距離處且可經(jīng)操作以控制對陣列的第二行的sram單元的存取以供寫入操作，第二距離不同于第一距離；第一導(dǎo)電結(jié)構(gòu)被放置在與陣列的邊緣相距第三距離處且可經(jīng)操作以控制對第一行的sram單元的存取以供讀取操作；第二導(dǎo)電結(jié)構(gòu)被放置在與陣列的邊緣相距第三距離處且可經(jīng)操作以控制對第二行的sram單元的存取以供讀取操作。

附圖說明

當(dāng)結(jié)合附圖閱讀時(shí)，根據(jù)以下詳細(xì)描述最好地理解本發(fā)明的各方面。應(yīng)注意，根據(jù)行業(yè)中的標(biāo)準(zhǔn)實(shí)踐，各種特征未按比例繪制。事實(shí)上，為了論述清楚起見，可能任意增加或減小各種特征的尺寸。

圖1a描繪根據(jù)一些實(shí)施例的被布置成排和列的靜態(tài)隨機(jī)存取存儲(chǔ)器(sram)單元的實(shí)例陣列。

圖1b和1c描繪根據(jù)一些實(shí)施例的sram單元的其它實(shí)例陣列。

圖2是根據(jù)一些實(shí)施例的雙端口、八-晶體管(2p8t)sram單元的示意圖。

圖3a描繪根據(jù)一些實(shí)施例的圖2的2p8tsram單元的半導(dǎo)體層。

圖3b描繪根據(jù)一些實(shí)施例的在圖3a中描繪的半導(dǎo)體層上形成的導(dǎo)電層m1。

圖3c描繪根據(jù)一些實(shí)施例的在圖3b中描繪的導(dǎo)電層m1上形成的導(dǎo)電層m2。

圖3d描繪根據(jù)一些實(shí)施例的在圖3c中描繪的導(dǎo)電層m2上形成的導(dǎo)電層m3和m4。

圖4a描繪根據(jù)一些實(shí)施例的在單元邊界處形成vss線的sram單元的實(shí)例陣列。

圖4b到4c描繪根據(jù)一些實(shí)施例的圖4a的sram單元的實(shí)例陣列的層。

圖5a描繪根據(jù)一些實(shí)施例的在單元邊界處形成vss島的sram單元的實(shí)例陣列。

圖5b到5c描繪根據(jù)一些實(shí)施例的圖5a的sram單元的實(shí)例陣列的層。

圖6a到6d描繪根據(jù)一些實(shí)施例的sram單元的另一實(shí)例陣列。

圖7是根據(jù)一些實(shí)施例的描繪用于制造sram單元陣列的實(shí)例的步驟的流程圖。

具體實(shí)施方式

以下揭示內(nèi)容提供用于實(shí)施所提供的標(biāo)的物的不同特征的許多不同實(shí)施例或?qū)嵗?。下文描述組件以及布置的具體實(shí)例以簡化本揭示。當(dāng)然，這些組件和布置僅為實(shí)例且并不意圖為限制性的。例如，在以下描述中，第一構(gòu)件在第二構(gòu)件上方或在第二構(gòu)件上的形成可包含其中第一構(gòu)件和第二構(gòu)件直接接觸地形成的實(shí)施例，且還可包含其中另外構(gòu)件可以在第一構(gòu)件與第二構(gòu)件之間形成使得第一構(gòu)件和第二構(gòu)件可不直接接觸的實(shí)施例。另外，本揭示可在各種實(shí)例中重復(fù)參考標(biāo)號(hào)和/或字母。此重復(fù)是出于簡化和清晰性的目的且本身并不指示所論述的各種實(shí)施例和/或配置之間的關(guān)系。

圖1a說明根據(jù)一些實(shí)施例的雙端口sram陣列100的一個(gè)實(shí)例，其包含多個(gè)雙端口sram單元102、104、106、108。sram單元102、104、106、108被布置成數(shù)個(gè)行和數(shù)個(gè)列。sram單元106、108耦合到橫跨存儲(chǔ)器陣列100水平延伸(例如，沿著x方向)的第一通信路徑。在圖1a到1c的實(shí)施例中，第一通信路徑是寫入字線wwl[0]112，如這些圖中所示。然而，本揭示不限于這些實(shí)施例，且在其它實(shí)施例中，第一通信路徑不必為寫入字線。寫入字線wwl[0]112控制對sram單元106、108的存取以供寫入操作。同樣地，sram單元102、104耦合到橫跨存儲(chǔ)器陣列100水平延伸的第二通信路徑。在圖1a到1c的實(shí)施例中，第二通信路徑是寫入字線wwl[1]114，如這些圖中所示。然而，本揭示不限于這些實(shí)施例，且在其它實(shí)施例中，第二通信路徑不必為寫入字線。寫入字線wwl[1]114控制對sram單元102、104的存取以供寫入操作。

sram單元106、108還耦合到讀取字線rwl[0]120，所述讀取字線rwl[0]120放置在分隔陣列100的行的邊界130上。讀取字線rwl[0]120包括第一導(dǎo)電結(jié)構(gòu)(例如，金屬結(jié)構(gòu))，其可經(jīng)操作以控制對sram單元106、108的存取以供讀取操作。同樣地，sram單元102、104耦合到讀取字線rwl[1]122，所述讀取字線rwl[1]122放置在陣列100的行之間的邊界130上。讀取字線rwl[1]122包括第二導(dǎo)電結(jié)構(gòu)，其可經(jīng)操作以控制對sram單元102、104的存取以供讀取操作。

在圖1a的實(shí)例中，讀取字線rwl[0]和rwl[1]包括導(dǎo)電島120、122，它們具有小于寫入字線wwl[0]和wwl[1]的長度的長度。在實(shí)例中，寫入字線112、114和讀取字線120、122在半導(dǎo)體結(jié)構(gòu)的相同導(dǎo)電層內(nèi)形成。因此，例如，sram單元102、104、106、108的半導(dǎo)體層在襯底上形成，并且字線112、114、120、122在單個(gè)導(dǎo)電層(例如，在“m1”導(dǎo)電層上形成的“m2”導(dǎo)電層)內(nèi)形成，所述單個(gè)導(dǎo)電層在實(shí)例中與半導(dǎo)體層重疊。在本揭示的其它實(shí)施例中，sram單元102、104、106、108和字線112、114、120、122在半導(dǎo)體結(jié)構(gòu)的不同層內(nèi)形成。

sram單元102、104、106、108中的每一個(gè)進(jìn)一步耦合到多個(gè)位線。所述多個(gè)位線包含一對互補(bǔ)寫入位線(在本文中被稱作“wbl”和“wblb”)和讀取位線(在本文中被稱作“rbl”)。在實(shí)例中，此類位線橫跨存儲(chǔ)器陣列豎直延伸(例如，沿著y方向)。出于清楚起見，未在圖1a的圖示中描繪此類位線。為了說明位線與sram單元的實(shí)例連接，參考圖2。此圖是根據(jù)一些實(shí)施例的雙端口、八-晶體管(2p8t)sram單元2的示意圖。

sram單元2包含寫入端口上拉晶體管q1和q2、寫入端口下拉晶體管q3和q4，以及寫入端口通過門(pass-gate)晶體管q5和q6。上拉晶體管q2和下拉晶體管q4的漏極互連，并且上拉晶體管q1和下拉晶體管q3的漏極互連。晶體管q1、q2、q3和q4交叉耦合以形成數(shù)據(jù)鎖存器。數(shù)據(jù)鎖存器的存儲(chǔ)節(jié)點(diǎn)node_1通過寫入端口通過門晶體管q6耦合到寫入位線wbl，而存儲(chǔ)節(jié)點(diǎn)node_2通過寫入端口通過門晶體管q5耦合到寫入位線wblb。存儲(chǔ)節(jié)點(diǎn)node_1和node_2是通常處于相反邏輯電平(邏輯高或邏輯低)的互補(bǔ)節(jié)點(diǎn)。寫入端口通過門晶體管q6和q5的柵極10和12分別連接到寫入字線wwl。sram單元的實(shí)例寫入字線(例如，wwl[0]112和wwl[1]114)在圖1a中說明。sram單元2在操作電壓vdd和vss(例如，接地電壓電平)之間耦合。

晶體管q1、q2、q3、q4、q5和q6形成sram單元2的寫入端口，其中晶體管q6、q2和q4形成第一半寫入端口，而晶體管q5、q1和q3形成第二半寫入端口。寫入端口用于將數(shù)據(jù)寫入到sram單元2中。通過讀取端口下拉晶體管q8和讀取端口通過門晶體管q7執(zhí)行對存儲(chǔ)在sram單元2中的數(shù)據(jù)的讀取。讀取端口通過門晶體管q7的柵極14連接到讀取字線rwl，其以電力方式物理地與寫入字線wwl分隔開。sram單元的實(shí)例讀取字線(例如，rwl[0]120和rwl[1]122)在圖1a中說明。當(dāng)執(zhí)行寫入操作時(shí)，關(guān)閉讀取端口通過門晶體管q7，并打開寫入端口通過門晶體管q5和q6。因此，通過寫入位線wbl和wblb將數(shù)據(jù)寫入到sram單元2中。相反地，當(dāng)執(zhí)行讀取操作時(shí)，關(guān)閉寫入端口通過門晶體管q5和q6，并打開讀取端口通過門晶體管q7。因此，將數(shù)據(jù)讀取到讀取位線rbl中。

同樣參考圖1a，寫入字線wwl[0]112放置在與陣列100的邊緣110相距第一距離124處。邊緣110水平地延伸(例如，沿著x方向)并平行于寫入字線wwl[0]和wwl[1]延行，如圖中所示。寫入字線wwl[1]114放置在與邊緣110相距第二距離136處，其中第二距離136大于第一距離124。讀取字線rwl[0]和rwl[1]都放置在與陣列的邊緣110相距同一第三距離128處，其中讀取字線rwl[0]完全放置在陣列100的第一列(即，左列)內(nèi)，而讀取字線rwl[1]完全放置在陣列100的第二列(即，右列)內(nèi)。在實(shí)例中，讀取字線rwl[0]和rwl[1]在y方向上具有相同寬度。應(yīng)注意，讀取字線rwl[0]和rwl[1]不是放置于彼此在y方向上的上方及下方處。相反地，讀取字線rwl[0]和rwl[1]并列置放，其中這兩個(gè)字線與邊緣110相隔相同距離128。

讀取字線rwl[0]和rwl[1]如圖中所示并列置放(即，相對于放置于彼此在y方向上的上方及下方處)。這使得寫入字線wwl[0]和wwl[1]能夠具有相對較大的寬度116、118。換句話說，因?yàn)樽x取字線rwl[0]和rwl[1]在沿著x方向延伸的相同條帶內(nèi)形成，所以這使得寫入字線wwl[0]和wwl[1]的寬度116、118能夠增加。在圖1a的實(shí)例中，寫入字線wwl[0]和wwl[1]是導(dǎo)電線(例如，金屬線)，并且這些導(dǎo)電線具有大于讀取字線rwl[0]和rwl[1]的寬度的寬度116、118。

增加寫入字線wwl[0]和wwl[1]的寬度116、118減小了這些字線的電阻，這可提高sram單元102、104、106、108的性能。字線112、114、120、122的電阻和電容可限制sram單元的性能，而本揭示的方法提供了用于降低字線112、114、120、122中的一或多個(gè)的電阻和/或電容的結(jié)構(gòu)和方法。在圖1a的實(shí)例中，字線112、114的電阻由于這些字線的較大寬度116、118而減小。本文中所描述的其它實(shí)施例提供用于降低字線112、114、120、122中的一或多個(gè)的電阻和/或電容的其它結(jié)構(gòu)和方法。

圖1b描繪根據(jù)一些實(shí)施例的sram單元102、104、106、108的另一實(shí)例陣列150。在圖1b的實(shí)例中，類似于圖1a，讀取字線rwl[0]和rwl[1]在沿著x方向延伸的相同條帶內(nèi)并列置放并處于相同位置，并且它們被放置在與陣列150的邊緣110相距相等距離處。如上文所描述，這使得寫入字線wwl[0]和wwl[1]的寬度能夠增加。如圖1b中所示，這進(jìn)一步使得vss線152、154(例如，接地參考電壓線)能夠在單元邊界處形成。確切地說，因?yàn)樽x取字線rwl[0]和rwl[1]在沿著x方向延伸的相同條帶內(nèi)形成，所以在y方向上存在足夠的空間用于形成vss線152、154。

vss線152連接到sram單元102、104的vss節(jié)點(diǎn)，并且vss線154連接到sram單元106、108的vss節(jié)點(diǎn)。在下文參看圖4a到4c進(jìn)一步詳細(xì)地描述vss線152、154與此類vss節(jié)點(diǎn)的連接。將vss線152、154添加到陣列150可抑制sram單元102、104、106、108中的非所要的“接地反彈(groundbounce)”。接地反彈(也被稱作“接地反彈相移(ground-bouncingphaseshift)”)降低sram單元中的單元電流。在sram單元中，vss線接地，并且電連接到sram單元的下拉晶體管(例如，下拉晶體管q3和q4，如圖2中所示)的源極端。在實(shí)例中，sram單元在襯底(例如，p襯底)上形成，所述襯底使用分布在整個(gè)集成電路中的襯底觸點(diǎn)而電連接到接地。因接通接地電源線而引起的噪聲將首先出現(xiàn)在襯底上，且接著由于分布式電阻和電容而出現(xiàn)在vss線上。此可在下拉晶體管的源極端和襯底之間產(chǎn)生電壓差。這個(gè)電勢差將會(huì)致使每當(dāng)襯底電勢降到vss線電勢以下，sram單元的電流特性改變。

上文所述的接地反彈的非所要影響可利用將vss線152、154添加到陣列150而緩解或去除。因?yàn)榭梢种平拥胤磸棧愿倪M(jìn)了sram單元102、104、106、108的電流特性并且實(shí)現(xiàn)了更好的單元穩(wěn)定性。在圖1b的實(shí)例中，vss線152、154包括導(dǎo)電線(例如，金屬線)。在實(shí)例中，vss線152、154在相同導(dǎo)電層內(nèi)形成為字線112、114、120、122。因此，例如，sram單元102、104、106、108的半導(dǎo)體層在襯底上形成，并且vss線152、154和字線112、114、120、122在單個(gè)導(dǎo)電層(例如，“m2”導(dǎo)電層)內(nèi)形成，所述單個(gè)導(dǎo)電層在實(shí)例中與半導(dǎo)體層重疊。

圖1c描繪根據(jù)一些實(shí)施例的sram單元102、104、106、108的另一實(shí)例陣列170。在圖1c的實(shí)例中，類似于圖1a和1b的實(shí)例，讀取字線rwl[0]和rwl[1]在沿著x方向延伸的相同條帶并列置放并處于相同位置，并且它們被放置在與陣列150的邊緣110相距相等距離處。在讀取字線rwl[0]和rwl[1]形成于在x方向上延伸的相同條帶內(nèi)的情況下，存在足夠的空間供vss島172a、172b、172c、172d、172e、174a、174b、174c、174d、174e在單元邊界處形成，如圖1c中所示。vss島172連接到sram單元106、108的vss節(jié)點(diǎn)，并且vss島174連接到sram單元102、104的vss節(jié)點(diǎn)。在下文中參看圖5a到5c進(jìn)一步詳細(xì)地描述vss島172、174與此類vss節(jié)點(diǎn)的連接。

vss島172、174可抑制接地反彈，類似于圖1b的vss線152、154。另外，有別于連續(xù)導(dǎo)電線，使用島結(jié)構(gòu)可減小寫入字線wwl[0]和wwl[1]的電容。確切地說，在島172、174中的每一個(gè)和相應(yīng)的寫入字線wwl[0]和wwl[1]之間存在平行板電容，但是這些電容小于在連續(xù)導(dǎo)電線用于vss連接的情況下所將產(chǎn)生的平行板電容。如上文參看圖1a所解釋，字線112、114、120、122的電容限制sram單元102、104、106、108的性能，并且因此使用島結(jié)構(gòu)172、174來減小wwl[0]和wwl[1]的電容可為有利的。在實(shí)例中，vss島172、174在相同導(dǎo)電層內(nèi)形成為字線112、114、120、122。

圖1a到1c的sram單元102、104、106、108的晶體管可使用各種技術(shù)在半導(dǎo)體襯底的一或多個(gè)有源區(qū)域中形成。例如，sram單元的晶體管可形成為塊平面金屬氧化物場效應(yīng)晶體管(“mosfet”)、具有一或多個(gè)鰭片或指狀物的塊finfet、絕緣體上半導(dǎo)體(“soi”)平面mosfet、具有一或多個(gè)鰭片或指狀物的soifinfet，或其組合。裝置的柵極可包含多晶硅(“poly”)/氮氧化硅(“sion”)結(jié)構(gòu)、高k/金屬柵極結(jié)構(gòu)，或其組合。半導(dǎo)體襯底的實(shí)例包含但不限于塊狀硅、硅-磷(“sip”)、硅-鍺(“sige”)、硅-碳化物(“sic”)、鍺(“ge”)、絕緣體上硅-硅(“soi-si”)、絕緣體上硅-鍺(“soi-ge”)，或其組合。

在實(shí)例中，圖1a到1c的sram單元102、104、106、108包含半導(dǎo)體層，其在襯底上形成上文提到的晶體管。在本文中被稱作導(dǎo)電層m1到m4的多個(gè)導(dǎo)電層沿著豎直或z方向在半導(dǎo)體層上形成。在實(shí)施例中，導(dǎo)電層m1到m4中的每一個(gè)包括相應(yīng)的金屬層。每一導(dǎo)電層m1到m4定義x和y方向上的平面，并且可通過一或多個(gè)介電層而彼此分隔開且與襯底分隔開。在一些實(shí)施例中，通路在豎直方向上延伸以提供導(dǎo)電層m1到m4和襯底之間的連接。為了說明用于形成sram單元102、104、106、108的各種層，參考圖3a到3d。

圖3a描繪根據(jù)一些實(shí)施例的包括雙端口sram單元102、104、106、108的部分的半導(dǎo)體層。在圖3a的實(shí)例中，單元102、104、106、108中的每一個(gè)包含經(jīng)由鰭片層302形成的八個(gè)晶體管q1到q8和放置在襯底上方的多晶硅層306。晶體管q1到q8在圖3a的單元106中說明，單元102、104、108包含類似晶體管。確切地說，晶體管q1到q8的源極和漏極在沿著y方向延伸的鰭片層302中形成，晶體管的柵極結(jié)構(gòu)包含沿著x方向延伸的多晶硅層306。局部互連件304包括以圖2的電路圖中所示的方式連接晶體管q1到q8的導(dǎo)電結(jié)構(gòu)。使用觸點(diǎn)308形成與晶體管的各種接觸。觸點(diǎn)308在實(shí)施例中包括導(dǎo)電材料(例如，金屬等)。

圖3b描繪根據(jù)一些實(shí)施例的在圖3a中描繪的半導(dǎo)體層上形成的導(dǎo)電層m1310。如圖3b中所示，sram單元102、104、106、108的vss、vdd、wblb[0]、wblb[1]、wbl[0]、wbl[1]、rbl[0]和rbl[1]線在導(dǎo)電層m1310中形成。這些結(jié)構(gòu)包括(i)沿著y方向延伸和(ii)形成到基礎(chǔ)層的觸點(diǎn)308的電連接的導(dǎo)電線。

圖3c描繪根據(jù)一些實(shí)施例的在圖3b中描繪的導(dǎo)電層m1310上形成的導(dǎo)電層m2314。如圖3c中所示，sram單元102、104、106、108的wwl[0]、wwl[1]、rwl[0]和rwl[1]線在導(dǎo)電層m2314中形成。wwl[0]和wwl[1]結(jié)構(gòu)包括沿著x方向延伸的導(dǎo)電線，并且rwl[0]和rwl[1]結(jié)構(gòu)包括沿著x方向延伸的導(dǎo)電島。通路312用于將導(dǎo)電層m2的部分連接到基礎(chǔ)導(dǎo)電層m1的部分。

讀取字線rwl[0]可經(jīng)操作以控制對sram單元106、108的存取以供讀取操作。確切地說，通路315將rwl[0]連接到在第一導(dǎo)電層m1中形成的基礎(chǔ)導(dǎo)電線319，并且基礎(chǔ)導(dǎo)電線319連接到在單元106、108中形成的q7晶體管的柵極觸點(diǎn)323。此柵極觸點(diǎn)323在圖3a和3b中描繪。q7晶體管是讀取端口通過門晶體管，其在執(zhí)行寫入操作時(shí)關(guān)閉并在執(zhí)行讀取操作時(shí)打開，如上文參看圖2所描述。類似地，通路317將rwl[1]連接到在第一導(dǎo)電層m1中形成的基礎(chǔ)導(dǎo)電線321，并且基礎(chǔ)導(dǎo)電線321連接到在單元102、104中形成的晶體管q7的柵極觸點(diǎn)325。此柵極觸點(diǎn)325在圖3a和3b中描繪。

寫入字線wwl[0]和wwl[1]使用通路327而連接到第一導(dǎo)電層m1。在如圖3a到3b中所描繪的進(jìn)行連接的情況下，寫入字線wwl[0]可經(jīng)操作以控制對在陣列的較低行中形成的sram單元106、108的存取以供寫入操作，并且寫入字線wwl[1]可經(jīng)操作以控制對在陣列的較高行中形成的sram單元102、104的存取以供寫入操作。

如圖3c中所示，讀取字線rwl[0]和rwl[1]都放置在與陣列的邊緣110相距相同距離處，并且在y方向上具有相同寬度。因?yàn)樽x取字線rwl[0]和rwl[1]在沿著x方向延伸的相同條帶內(nèi)并列放置并處于相同位置(即，相對于放置于彼此在y方向上的上方及下方處)，所以這允許寫入字線wwl[0]和wwl[1]具有相對較大的寬度，如上文所描述。wwl[0]和wwl[1]的相對較大寬度減小這些字線的電阻，這可提高sram單元102、104、106、108的性能。

圖3d描繪根據(jù)一些實(shí)施例的在圖3c中描繪的導(dǎo)電層m2314上形成的導(dǎo)電層m3318和m4320。確切地說，導(dǎo)電層m3318在圖3c的導(dǎo)電層m2314上形成，而導(dǎo)電層m4320在導(dǎo)電層m3318上形成。通路316用于將導(dǎo)電層m3318的部分連接到基礎(chǔ)導(dǎo)電層m2314的部分。同樣地，通路322用于將導(dǎo)電層m4320的部分連接到基礎(chǔ)導(dǎo)電層m3318的部分。組合的層的集合示出了圖3a到3d包含半導(dǎo)體結(jié)構(gòu)和導(dǎo)電結(jié)構(gòu)以用于形成2p8tsram單元的陣列。應(yīng)注意，圖3a到3d的特定布局僅為實(shí)例，并且2p8tsram單元的陣列可根據(jù)本揭示的方法通過各種其它方式形成。

圖4a描繪根據(jù)一些實(shí)施例的在單元邊界處形成vss線的sram單元的實(shí)例陣列。圖4a中所示的sram單元的陣列包含(i)圖3a的鰭片層302、局部互連件304、多晶硅結(jié)構(gòu)306和觸點(diǎn)308，以及(ii)圖3b的導(dǎo)電層m1310。除了這些層之外，圖4a的陣列進(jìn)一步包含在單元的邊界在導(dǎo)電層m2314中形成的vss線152、154?；A(chǔ)導(dǎo)電層m1310的vss線在圖3b中示出。

為了進(jìn)一步說明在導(dǎo)電層m2314中形成的vss線152、154和通路155，參考圖4b。此圖描繪根據(jù)一些實(shí)施例的在圖3b中描繪的導(dǎo)電層m1310上形成的導(dǎo)電層m2314。vss線152、154使用通路155而連接到在基礎(chǔ)導(dǎo)電層m1310中形成的vss線，如圖中所示。圖4b的實(shí)施例包含在導(dǎo)電層m2314中形成的與圖3c中所示的那些(例如，wwl[0]、wwl[1]、rwl[0]、rwl[1])相同或類似的構(gòu)件，并且還包含前述vss線152、154和通路155。

圖4c描繪根據(jù)一些實(shí)施例的在圖4b中描繪的導(dǎo)電層m2314上形成的導(dǎo)電層m3318和m4320。確切地說，導(dǎo)電層m3318在圖4b的導(dǎo)電層m2314上形成，而導(dǎo)電層m4320在導(dǎo)電層m3318上形成。當(dāng)進(jìn)行組合時(shí)，圖3a、3b、4b和4c的層的集合形成圖4a中所示的布局。

如上文參看圖1b所描述，因?yàn)樽x取字線rwl[0]和rwl[1]在沿著x方向延伸的相同條帶內(nèi)形成，所以在y方向上存在足夠的空間用于形成vss線152、154。將vss線152、154添加到陣列可抑制sram單元中的非所要的“接地反彈”，如上文所描述。在抑制接地反彈中，改進(jìn)了sram單元的電流特性并實(shí)現(xiàn)了更好的單元穩(wěn)定性。在圖4a到4c的實(shí)例中，vss線152、154包括在相同導(dǎo)電層內(nèi)(例如，導(dǎo)電層m2314或另一導(dǎo)電層)形成的導(dǎo)電線，在所述導(dǎo)電層內(nèi)形成寫入字線和讀取字線。

圖5a描繪根據(jù)一些實(shí)施例的在單元邊界處形成vss島的sram單元的實(shí)例陣列。圖5a中所示的sram單元的陣列包含(i)圖3a的鰭片層302、局部互連件304、多晶硅結(jié)構(gòu)306和觸點(diǎn)308，以及(ii)圖3b的導(dǎo)電層m1310。除了這些層之外，圖5a的陣列進(jìn)一步包含在單元的邊界處在導(dǎo)電層m2314中形成的vss島172、174。vss島172、174使用通路157而連接到在基礎(chǔ)導(dǎo)電層m1310中形成的vss線?；A(chǔ)導(dǎo)電層m1310的vss線在圖3b中示出。

為了進(jìn)一步說明在導(dǎo)電層m2314中形成的vss島172、174和通路157，參考圖5b。此圖描繪根據(jù)一些實(shí)施例的在圖3b中描繪的導(dǎo)電層m1310上形成的導(dǎo)電層m2314。圖5b的實(shí)施例包含在導(dǎo)電層m2314中形成的與圖3c中所示的那些(例如，wwl[0]、wwl[1]、rwl[0]、rwl[1])相同或類似的構(gòu)件，并且還包含前述vss島172、174和通路157。

圖5c描繪根據(jù)一些實(shí)施例的在圖5b中描繪的導(dǎo)電層m2314上形成的導(dǎo)電層m3318和m4320。確切地說，導(dǎo)電層m3318在圖5b的導(dǎo)電層m2314上形成，而導(dǎo)電層m4320在導(dǎo)電層m3318上形成。當(dāng)進(jìn)行組合時(shí)，圖3a、3b、5b和5c的層的集合形成圖5a中所示的布局。

vss島172、174可抑制接地反彈，類似于圖4a的vss線152、154。另外，相對于連續(xù)導(dǎo)電線，使用島結(jié)構(gòu)可減小寫入字線wwl[0]和wwl[1]的電容，如上文參看圖1c所描述。在圖5a到5c的實(shí)例中，vss島172、174包括在相同導(dǎo)電層(即，導(dǎo)電層m2314)內(nèi)形成的導(dǎo)電結(jié)構(gòu)，在所述導(dǎo)電層內(nèi)形成寫入字線和讀取字線。

圖6a到6d描繪根據(jù)一些實(shí)施例的sram單元的另一實(shí)例陣列。圖6a中所示的sram單元的陣列包含圖3a的鰭片層302、局部互連件304、多晶硅結(jié)構(gòu)306和觸點(diǎn)308。在這些結(jié)構(gòu)上形成的是導(dǎo)電層m1610，如圖中所示。導(dǎo)電層m1610的導(dǎo)電結(jié)構(gòu)類似于圖3b中所示的導(dǎo)電層m1310的那些，并形成sram單元的vdd、wblb、wbl和rbl線。

然而，圖6a的導(dǎo)電層m1610在若干方面中不同于圖3b的導(dǎo)電層310。第一，在圖6a中，vss島602在導(dǎo)電層m1610中形成，而不是使用連續(xù)導(dǎo)電線來形成vss線(例如，如圖3b的實(shí)例中所使用)。第二，因?yàn)檫B續(xù)導(dǎo)電線不用于形成vss線，所以這為wbl線604和wblb線606留下更多空間。因此，在圖6a的導(dǎo)電層m1610中形成的wbl線604和wblb線606比在圖3b的導(dǎo)電層310中形成的wbl和wblb線更寬。圖6a的更寬的wbl線604和wblb線606具有比它們在圖3b中的對應(yīng)部分更低的電阻，并且所述更低的電阻可提高sram單元的性能。還要注意，相對于連續(xù)vss線，使用vss島602可減小wbl線604和wblb線606的電容。確切地說，在島602中的每一個(gè)和最近wbl線604或wblb線606之間存在平行板電容，但是這些電容小于在連續(xù)導(dǎo)電線用于vss線的情況下所將產(chǎn)生的平行板電容。位線的電容限制sram單元的性能，并且因此使用vss島來減小wbl線604和wblb線606的電容是有利。

圖6b描繪在圖6a中描繪的導(dǎo)電層m1610上形成的導(dǎo)電層m2314。如圖6b中所示，vss線652在導(dǎo)電層m2314中形成。vss線652包含在陣列邊界的頂部和底部處形成的vss線和在陣列的最左和最右邊緣處形成的vss線，如圖中所示。vss線652使用通路654而連接到在基礎(chǔ)導(dǎo)電層m1610中形成的vss島602。基礎(chǔ)導(dǎo)電層m1610的vss島602在圖6a中示出。圖6b的實(shí)施例包含在導(dǎo)電層m2314中形成的與圖3c中所示的那些(例如，wwl[0]、wwl[1]、rwl[0]、rwl[1])相同或類似的構(gòu)件，并且還包含前述vss線652和通路654。

圖6c描繪根據(jù)一些實(shí)施例的在圖6b中描繪的導(dǎo)電層m2314上形成的導(dǎo)電層m3318和m4320。確切地說，導(dǎo)電層m3318在圖6b的導(dǎo)電層m2314上形成，而導(dǎo)電層m4320在導(dǎo)電層m3318上形成。當(dāng)進(jìn)行組合時(shí)，圖3a、6a和6b的層的集合形成圖6d中所示的布局。如圖6d中所見，所述布局包含上述在導(dǎo)電層m2314中形成的vss線652和通路654。

使用具有不橫跨2×2陣列的整個(gè)寬度延伸的長度的vss線652可減小寫入字線wwl[0]和wwl[1]的電容，如上文參看圖1c所描述。在圖6a到6d的實(shí)例中，vss線652包括在相同導(dǎo)電層(即，導(dǎo)電層m2314)內(nèi)形成的導(dǎo)電結(jié)構(gòu)，在所述導(dǎo)電層內(nèi)形成寫入字線和讀取字線。

圖7是根據(jù)一些實(shí)施例的描繪用于制造sram單元的陣列的實(shí)例的步驟的流程圖。為了易于理解，參看上文的圖1a描述圖7。但是圖7的過程也適用于其它結(jié)構(gòu)。在702處，形成放置在與陣列的邊緣相距第一距離(例如，與陣列100的邊緣110相距距離124)處的第一寫入字線(wwl)(例如，寫入字線wwl[0]112)。第一wwl可經(jīng)操作以控制對陣列的第一行的sram單元(例如，sram單元106、108)的存取以供寫入操作。在704處，形成放置在與陣列的邊緣相距第二距離(例如，距離136)處的第二wwl(例如，寫入字線wwl[1]114)。第二wwl可經(jīng)操作以控制對陣列的第二行的sram單元(例如，sram單元102、104)的存取以供寫入操作。在706處，形成放置在與陣列的邊緣相距第三距離(例如，距離128)處的第一讀取字線(rwl)(例如，讀取字線rwl[0]120)，其中第一rwl可經(jīng)操作以控制對第一行的sram單元的存取以供讀取操作。在708處，形成放置在與陣列的邊緣相距第三距離處的第二rwl(例如，讀取字線rwl[1]122)，其中第二rwl可經(jīng)操作以控制對第二行的sram單元的存取以供讀取操作。應(yīng)注意，在實(shí)施例中，圖7的步驟702到708中的一些步驟同時(shí)執(zhí)行且不一定依序執(zhí)行，并且在實(shí)施例中，步驟702到708的次序在圖中描繪的范圍內(nèi)變化。

本揭示在各種實(shí)施例中針對靜態(tài)隨機(jī)存取存儲(chǔ)器(sram)單元的陣列和制造所述陣列的方法。被布置成排和列的sram單元的實(shí)例陣列包含第一通信路徑，所述第一通信路徑被放置在與陣列的邊緣相距第一距離處且可經(jīng)操作以控制對陣列的第一行的sram單元的存取以供寫入操作。所述陣列還包含第二通信路徑，所述第二通信路徑被放置在與陣列的邊緣相距第二距離處且可經(jīng)操作以控制對陣列的第二行的sram單元的存取以供寫入操作。第二距離不同于第一距離。第一導(dǎo)電結(jié)構(gòu)被放置在與陣列的邊緣相距第三距離處且可經(jīng)操作以控制對第一行的sram單元的存取以供讀取操作。第二導(dǎo)電結(jié)構(gòu)被放置在與陣列的邊緣相距第三距離處且可經(jīng)操作以控制對第二行的sram單元的存取以供讀取操作。

在另一實(shí)例中，被布置成排和列的sram單元的陣列包含第一通信路徑，其可經(jīng)操作以控制對陣列的第一行的sram單元的存取以供寫入操作。第二通信路徑可經(jīng)操作以控制對陣列的第二行的sram單元的存取以供寫入操作。第一導(dǎo)電結(jié)構(gòu)被放置在與陣列的邊緣相距某一距離處且可經(jīng)操作以控制對第一行的sram單元的存取以供讀取操作。第二導(dǎo)電結(jié)構(gòu)被放置在與陣列的邊緣相距某一距離處且可經(jīng)操作以控制對第二行的sram單元的存取以供讀取操作。

在用于制造sram單元的陣列的實(shí)例方法中，形成放置在與陣列的邊緣相距第一距離處的第一通信路徑。第一通信路徑可經(jīng)操作以控制對陣列的第一行的sram單元的存取以供寫入操作。形成放置在與陣列的邊緣相距第二距離處的第二通信路徑。第二通信路徑可經(jīng)操作以控制對陣列的第二行的sram單元的存取以供寫入操作。形成放置在與陣列的邊緣相距第三距離處的第一導(dǎo)電結(jié)構(gòu)，其中所述第一導(dǎo)電結(jié)構(gòu)可經(jīng)操作以控制對第一行的sram單元的存取以供讀取操作。形成放置在與陣列的邊緣相距第三距離處的第二導(dǎo)電結(jié)構(gòu)，其中所述第二導(dǎo)電結(jié)構(gòu)可經(jīng)操作以控制對第二行的sram單元的存取以供讀取操作。

上述內(nèi)容概述了若干實(shí)施例的特征以使得本領(lǐng)域的技術(shù)人員可更好理解本揭示的各方面。本領(lǐng)域的技術(shù)人員應(yīng)了解，他們可易于將本揭示用作設(shè)計(jì)或修改用于進(jìn)行與本文中介紹的實(shí)施例相同的目的和/或?qū)崿F(xiàn)與其相同的優(yōu)勢的其它過程和結(jié)構(gòu)的基礎(chǔ)。本領(lǐng)域的技術(shù)人員還應(yīng)認(rèn)識(shí)到，此類等效結(jié)構(gòu)并不脫離本揭示的精神和范疇，并且在不脫離本揭示的精神和范疇的情況下可在此處進(jìn)行各種改變、替代和更改。