本公開針對靜態(tài)隨機(jī)存取存儲器(sram)領(lǐng)域，并且具體地針對利用工藝和溫度補(bǔ)償字線欠驅(qū)動(dòng)方案以便促進(jìn)具有高位單元穩(wěn)定性的低電壓應(yīng)用的sram體系架構(gòu)。

背景技術(shù)：

1、現(xiàn)代世界的許多電子設(shè)備都使用靜態(tài)隨機(jī)存取存儲器(sram)。sram的讀寫速度在許多應(yīng)用中至關(guān)重要，因?yàn)闊o法跟上由微處理器或片上系統(tǒng)發(fā)起的數(shù)據(jù)請求和數(shù)據(jù)寫入的sram將降級它被集成到其中的電子設(shè)備的性能。在移動(dòng)設(shè)備應(yīng)用(智能電話、平板電腦、膝上型計(jì)算機(jī)、智能手表和其它可穿戴設(shè)備)中，提供足夠的速度同時(shí)維持低功耗也是重要的，因?yàn)榇祟愐苿?dòng)設(shè)備由可再充電電池供電，并且期望那些電池在再充電之間盡可能長時(shí)間提供電力。此外，在此類移動(dòng)設(shè)備應(yīng)用中，期望sram以及其它電子組件盡可能緊湊，以便為給定便攜式殼體尺寸的盡可能大的可再充電電池騰出空間。

2、現(xiàn)在參考圖1，圖1示出了存儲器電路10的簡化框圖。電路10包括布置為行和列的存儲器單元c的陣列12。每行中的存儲器單元由字線14a、...、14m當(dāng)中的字線控制。每列中的存儲器單元連接到位線16a、…、16n當(dāng)中的位線。行解碼器電路18接收從地址20預(yù)解碼的行地址，并對行地址的位進(jìn)行解碼以選擇并致動(dòng)字線14a、...、14m之一。列解碼器電路22接收從地址20預(yù)解碼的列地址，并對列地址的位進(jìn)行解碼以選擇多條位線16a、...、16n。在寫入模式下，數(shù)據(jù)輸入/輸出線24上的數(shù)據(jù)被寫入位于由地址20選擇的多條位線16a、...、16n與字線14a、...、14m中所選擇的一條的交叉點(diǎn)處的存儲器單元。在讀取模式下，存儲在位于由地址20選擇的多條位線16a、...、16n與字線14a、...、14m中所選擇的一條的交叉點(diǎn)處的存儲器單元中的數(shù)據(jù)被讀出到數(shù)據(jù)輸入/輸出線24。

3、成功的讀或?qū)懖僮魅Q于在字線14a、...、14m中所選擇的一條處由字線驅(qū)動(dòng)器電路向所選擇的行中的每個(gè)存儲器單元c施加致動(dòng)電壓(通常是供電電壓vdd)。

4、但是，當(dāng)存儲器設(shè)備用較小尺寸的晶體管制造時(shí)，諸如在低電壓應(yīng)用的情況下，使用供電電壓為字線供電可以導(dǎo)致存儲單元內(nèi)的靜態(tài)噪聲容限(snm)降級。降級的snm可以是由于例如較小晶體管的物理特性以及在以較小尺寸制造時(shí)可能發(fā)生的晶體管與晶體管之間的變化而導(dǎo)致的。

5、snm是一種量化在不損害所存儲邏輯值的完整性的情況下存儲器單元可以承受的電噪聲量的特性。即，snm是指在錯(cuò)誤地切換所存儲的邏輯值(這造成數(shù)據(jù)丟失錯(cuò)誤)之前存儲器單元可以管理的“雜散”電荷的量。

6、典型的存儲器單元包括一對交叉耦合的反相器，每個(gè)反相器通過由字線激活的傳輸門晶體管選擇性地連接到相應(yīng)的位線或互補(bǔ)位線。存儲器單元的snm是存儲器單元的傳輸門的強(qiáng)度與存儲器單元的下拉柵極(例如，nmos組件)的強(qiáng)度相比的函數(shù)。

7、例如，邏輯值“0”可以在存儲器單元中被表示為存儲電壓0mv。當(dāng)相應(yīng)字線被激活時(shí)與存儲器單元相關(guān)聯(lián)的噪聲會造成存儲電壓實(shí)際上是150mv。來自電噪聲的的存儲值150mv可以由串?dāng)_、電磁干擾、靜電干擾、熱噪聲等造成。但是，存儲電壓仍然被解釋為邏輯值“0”，因?yàn)?50mv在存儲器單元的snm之內(nèi)。因此，可以說存儲器單元具有至少150mv的snm。

8、但是，隨著存儲器單元采用更小的晶體管制造，snm也趨于變得更小。因而，用更小的晶體管制造的存儲器單元可以具有100mv的snm。因此，當(dāng)源電壓(vdd)被施加到字線時(shí)，與激活字線相關(guān)聯(lián)的噪聲會超過存儲器單元的snm。因此，當(dāng)源電壓被施加到字線時(shí)，存儲的邏輯值會由于降級的snm而被錯(cuò)誤地切換。

9、通過削弱傳輸門的強(qiáng)度，即，降低用于激活字線的電壓，snm增加，因?yàn)閭鬏旈T與下拉柵極的強(qiáng)度的比率減小。增加的snm允許存儲器單元處置附加的噪聲，該噪聲使得存儲器單元不太可能在存儲的邏輯值之間錯(cuò)誤地翻轉(zhuǎn)(導(dǎo)致數(shù)據(jù)錯(cuò)誤)，從而增強(qiáng)存儲器單元內(nèi)位單元(例如，交叉耦合反相器)的穩(wěn)定性。

10、困難在于，實(shí)現(xiàn)穩(wěn)定性的字線欠驅(qū)動(dòng)的量根據(jù)工藝角和溫度而變化。

11、實(shí)現(xiàn)此目的的一種已知方式是使用連接到字線的nmos(欠驅(qū)動(dòng)、下拉或泄放器)晶體管來充當(dāng)分壓器以及字線驅(qū)動(dòng)器電路的pmos晶體管，并將nmos晶體管的尺寸設(shè)置為在fs(快n，慢p)角(最差角)和高溫下實(shí)現(xiàn)穩(wěn)定性。雖然這實(shí)現(xiàn)了穩(wěn)定性，但在sf和ss角(以及低溫)處，這種欠驅(qū)動(dòng)電平過高，從而降低了速度。此外，在字線驅(qū)動(dòng)器是pmos晶體管的情況下，pmos字線驅(qū)動(dòng)器和nmos字線欠驅(qū)動(dòng)晶體管不同地變化，從而進(jìn)一步增加了在某些角和溫度下使用的欠驅(qū)動(dòng)電平(和可以在其他情況下使用的欠驅(qū)動(dòng)電平)之間的不匹配。

12、對此的改進(jìn)是用溫度和工藝補(bǔ)償?shù)臇艠O電壓驅(qū)動(dòng)作為分壓器的連接到字線的nmos晶體管的柵極。雖然這確實(shí)減少了使用nmos晶體管作為欠驅(qū)動(dòng)器的缺點(diǎn)，但是由于字線驅(qū)動(dòng)器是pmos晶體管而字線欠驅(qū)動(dòng)器是nmos晶體管而導(dǎo)致的失配仍然存在。而且，在生成補(bǔ)償柵極電壓時(shí)使用邏輯設(shè)備會在形成存儲器單元內(nèi)的位單元的晶體管與形成邏輯設(shè)備的晶體管之間引入其自身的失配。

13、代替使用連接到字線作為分壓器的nmos晶體管，可以替代地使用pmos晶體管作為分壓器連接到字線以引起字線的欠驅(qū)動(dòng)。使用pmos晶體管確實(shí)減少了失配，因?yàn)樽志€驅(qū)動(dòng)器和字線欠驅(qū)動(dòng)晶體管都是pmos晶體管。但是，由于pmos晶體管的尺寸仍然基于fs角，因此在sf和ss角(以及低溫)處產(chǎn)生的欠驅(qū)動(dòng)電平仍然過高，從而降低了潛在的速度。

14、改進(jìn)在于用溫度和工藝補(bǔ)償?shù)臇艠O電壓驅(qū)動(dòng)作為分壓器連接到字線的pmos晶體管的柵極。雖然這確實(shí)減少了缺點(diǎn)，但pmos晶體管本身的尺寸(因?yàn)閜mos設(shè)備在物理上比nmos設(shè)備大)限制了其作為字線欠驅(qū)動(dòng)器的使用。

15、綜上所述，上述現(xiàn)有技術(shù)的局限性在于：使用單個(gè)nmos晶體管作為欠驅(qū)動(dòng)器與pmos晶體管相比節(jié)省了空間，但速度優(yōu)化受到影響；使用具有溫度和工藝受控的柵極電壓的nmos晶體管會涉及更大的面積使用，但欠驅(qū)動(dòng)電平會隨著工藝和溫度變化而與存儲器單元的位單元不同地移動(dòng)；并且具有溫度和工藝受控的柵極電壓的pmos晶體管的使用會涉及比補(bǔ)償nmos晶體管時(shí)甚至更大的面積使用，并且欠驅(qū)動(dòng)電平會隨工藝和溫度變化而與存儲器單元的位單元不同地移動(dòng)。

16、因此，仍需要進(jìn)一步研發(fā)。

技術(shù)實(shí)現(xiàn)思路

1、本文公開了一種包括多個(gè)行解碼器的電子設(shè)備。每個(gè)行解碼器包括：解碼器邏輯，被配置為生成初始字線信號；字線驅(qū)動(dòng)器電路系統(tǒng)，被配置為根據(jù)初始字線信號在中間節(jié)點(diǎn)處生成反相字線信號，并根據(jù)反相字線信號在字線節(jié)點(diǎn)處生成字線信號；以及字線欠驅(qū)動(dòng)p溝道晶體管，其具有耦合到中間節(jié)點(diǎn)的源極、漏極和基于反相字線信號控制的柵極。

2、控制電路系統(tǒng)包括字線欠驅(qū)動(dòng)吸收電路。字線欠驅(qū)動(dòng)吸收電路包括第一和第二偽存儲器單元。第一偽存儲器單元包括：第一傳輸門晶體管，具有連接到第一節(jié)點(diǎn)的傳導(dǎo)端子，其其它端子浮置；第二傳輸門晶體管，具有連接到第二節(jié)點(diǎn)的第一傳導(dǎo)端子、連接到字線欠驅(qū)動(dòng)p溝道晶體管的漏極的第二傳導(dǎo)端子、以及連接到地的柵極；第一反相器，具有連接到第二節(jié)點(diǎn)的輸入端、連接到第一節(jié)點(diǎn)的輸出端以及浮置的第一和第二電源端子；以及第二反相器，具有連接到第一節(jié)點(diǎn)的輸入端、連接到第二節(jié)點(diǎn)的輸出端、連接到電壓供應(yīng)節(jié)點(diǎn)的第一電源端子、以及浮置的第二電源端子。第二偽存儲器單元包括：第三傳輸門晶體管，具有連接到第三節(jié)點(diǎn)的第一傳導(dǎo)端子，其其它端子浮置；第四傳輸門晶體管，具有連接到第四節(jié)點(diǎn)的第一傳導(dǎo)端子、連接到字線欠驅(qū)動(dòng)p溝道晶體管的漏極的第二傳導(dǎo)端子、以及連接到電壓供應(yīng)節(jié)點(diǎn)的柵極；第三反相器，具有連接到第四節(jié)點(diǎn)的輸入端、連接到第三節(jié)點(diǎn)的輸出端、以及浮置的第一和第二電源端子；以及第四反相器，具有連接到第三節(jié)點(diǎn)的輸入端、連接到第四節(jié)點(diǎn)的輸出端、浮置的第一電源端子以及連接到地的第二電源端子。第二節(jié)點(diǎn)和第四節(jié)點(diǎn)連接到公共節(jié)點(diǎn)，第三節(jié)點(diǎn)連接到電壓供應(yīng)節(jié)點(diǎn)，并且第一節(jié)點(diǎn)被連接以接收時(shí)鐘信號的反相。

3、第一反相器包括：第一p溝道晶體管，具有浮置的源極、連接到第一節(jié)點(diǎn)的漏極以及連接到第二節(jié)點(diǎn)的柵極；以及第一n溝道晶體管，具有連接到第一節(jié)點(diǎn)的漏極、浮置的源極以及連接到第二節(jié)點(diǎn)的柵極。

4、第二反相器包括：第二p溝道晶體管，具有連接到電壓供應(yīng)節(jié)點(diǎn)的源極、連接到第二節(jié)點(diǎn)的漏極以及連接到第一節(jié)點(diǎn)的柵極；以及第二n溝道晶體管，具有連接到第二節(jié)點(diǎn)的漏極、浮置的源極以及連接到第一節(jié)點(diǎn)的柵極；

5、第三反相器包括：第三p溝道晶體管，具有浮置的源極、連接到第三節(jié)點(diǎn)的漏極以及連接到第四節(jié)點(diǎn)的柵極；以及第三n溝道晶體管，具有連接到第三節(jié)點(diǎn)的漏極、浮置的源極以及連接到第四節(jié)點(diǎn)的柵極。

6、第四反相器包括：第四p溝道晶體管，具有浮置的源極、連接到第四節(jié)點(diǎn)的漏極以及連接到第三節(jié)點(diǎn)的柵極；以及第四n溝道晶體管，具有連接到第四節(jié)點(diǎn)的漏極、連接到地的源極以及連接到第三節(jié)點(diǎn)的柵極。

7、字線欠驅(qū)動(dòng)p溝道晶體管的柵極連接到中間節(jié)點(diǎn)。

8、行解碼器還包括基于反相字線信號驅(qū)動(dòng)字線欠驅(qū)動(dòng)p溝道晶體管的柵極的柵極驅(qū)動(dòng)電路系統(tǒng)。柵極驅(qū)動(dòng)電路系統(tǒng)包括負(fù)偏置生成電路系統(tǒng)，該負(fù)偏置生成電路系統(tǒng)被配置為當(dāng)初始字線信號處于邏輯高時(shí)在字線欠驅(qū)動(dòng)p溝道晶體管的柵極處生成負(fù)偏置電壓，并且當(dāng)初始字線信號處于邏輯低時(shí)將字線欠驅(qū)動(dòng)p溝道晶體管的柵極耦合到地。

9、柵極驅(qū)動(dòng)電路系統(tǒng)包括：驅(qū)動(dòng)反相器，具有耦合到反相字線信號的輸入端、耦合到字線欠驅(qū)動(dòng)p溝道晶體管的柵極的輸出端、連接到電壓供應(yīng)節(jié)點(diǎn)的第一電源端子、以及連接到節(jié)點(diǎn)的第二電源端子；負(fù)偏置生成n溝道晶體管，具有連接到所述節(jié)點(diǎn)的漏極、連接到地的源極以及被連接以接收負(fù)凸起信號的柵極，該負(fù)凸起信號是基于時(shí)鐘信號生成的；以及電容器，連接在所述節(jié)點(diǎn)和負(fù)凸起信號的延遲版本之間。

10、控制電路系統(tǒng)還包括被配置為基于時(shí)鐘信號生成負(fù)凸起信號的第一邏輯電路和被配置為延遲負(fù)凸起信號以產(chǎn)生負(fù)凸起信號的延遲版本的第二邏輯電路。

11、第一邏輯電路包括nand門，該nand門具有接收時(shí)鐘信號的反相和時(shí)鐘信號的反相的延遲版本的輸入端，并且基于對時(shí)鐘信號的反相和時(shí)鐘信號的反相的延遲版本執(zhí)行邏輯nand運(yùn)算來生成負(fù)凸起信號。

12、第二邏輯電路包括第一反相器和第二反相器，第一反相器接收負(fù)凸起信號作為輸入，第二反相器接收第一反相器的輸出作為輸入并生成負(fù)凸起信號的延遲版本作為輸出。

13、驅(qū)動(dòng)反相器的輸入端通過反相器耦合到反相字線信號。

14、驅(qū)動(dòng)反相器包括：p溝道晶體管，具有連接到電壓供應(yīng)節(jié)點(diǎn)的源極、連接到字線欠驅(qū)動(dòng)p溝道晶體管的漏極的漏極以及連接到網(wǎng)絡(luò)節(jié)點(diǎn)的柵極；以及n溝道晶體管，具有連接到字線欠驅(qū)動(dòng)p溝道晶體管的漏極的漏極、連接到負(fù)偏置生成電路系統(tǒng)的所述節(jié)點(diǎn)的源極以及連接到網(wǎng)絡(luò)節(jié)點(diǎn)的柵極；并且其中負(fù)偏置生成電路系統(tǒng)還包括反相器，其接收反相字線信號作為輸入并向網(wǎng)絡(luò)節(jié)點(diǎn)提供輸出。

15、sram存儲器具有多行，多行中的每一行與多個(gè)行解碼器中給定的一個(gè)相關(guān)聯(lián)。

16、控制電路系統(tǒng)關(guān)于多個(gè)行解碼器中的每一個(gè)是全局的。

17、控制電路系統(tǒng)可以被復(fù)制以便對于多個(gè)行解碼器中的每一個(gè)是本地的。