本技術(shù)實(shí)施例涉及半導(dǎo)體，特別涉及一種可電擦寫(xiě)的非易失性半導(dǎo)體存儲(chǔ)裝置。

背景技術(shù)：

1、近年來(lái)，對(duì)低成本、非易失性和可編程存儲(chǔ)元件的需求日益增加。這是因?yàn)椋?、隨著微處理器單元（mpu）/微控制器單元（mcu）和片上系統(tǒng)（soc）芯片中sram容量的增加，對(duì)冗余存儲(chǔ)器的需求也在增加。2、液晶顯示器（lcd）中對(duì)低成本、非易失性和可編程保險(xiǎn)絲元件的需求也在增加。3、液晶顯示器驅(qū)動(dòng)器等應(yīng)用領(lǐng)域的拓展，這些應(yīng)用領(lǐng)域包括調(diào)整應(yīng)用及個(gè)人身份和安全信息，例如，id碼、解密密鑰和ic卡注冊(cè)號(hào)等，這些應(yīng)用領(lǐng)域的設(shè)置在安裝到電路板上后可單獨(dú)更改。

2、可以通過(guò)標(biāo)準(zhǔn)cmos制造工藝形成的傳統(tǒng)非易失性存儲(chǔ)器包括熔斷存儲(chǔ)器，這些存儲(chǔ)器使用多晶硅或者布線金屬層，通過(guò)激光或者電流熔斷，或者使用絕緣柵極薄膜，通過(guò)電壓破壞。但是，由于熔斷存儲(chǔ)器使用的是熔斷或者介電擊穿現(xiàn)象，因此，只能進(jìn)行一次編程，不適用于上述這樣需要重寫(xiě)的應(yīng)用場(chǎng)景。

3、另一方面，電浮動(dòng)?xùn)艠O型的非易失性存儲(chǔ)元件可以用作保險(xiǎn)絲元件，并且可以進(jìn)行電擦除和編程，但必須在標(biāo)準(zhǔn)cmos結(jié)構(gòu)的晶體管添加電氣浮置的柵極。即為了形成電浮動(dòng)?xùn)艠O，需要在標(biāo)準(zhǔn)cmos的制造工序中增加一個(gè)額外的制造工序，因此會(huì)導(dǎo)致制造成本的增加，對(duì)其應(yīng)用產(chǎn)生限制。

4、參考日本出版的專(zhuān)利公報(bào)中的專(zhuān)利文獻(xiàn)2006-66529，使用現(xiàn)有標(biāo)準(zhǔn)cmos工藝制造的單層多晶硅結(jié)構(gòu)的非易失性存儲(chǔ)器單元的制造如下：

5、參考圖1，圖1為一種非易失性存儲(chǔ)單元的橫截面結(jié)構(gòu)示意圖，使用標(biāo)準(zhǔn)cmos工藝制造的具有單層多晶硅結(jié)構(gòu)的非易失性存儲(chǔ)單元包括p型襯底21和位于p型襯底21上的p型阱23和n型阱24，其中，p型襯底21的電阻率可以為10ω·cm，n型阱24的平均磷摻雜濃度為2×1017/cm3，p型阱23的平均硼摻雜濃度為3×1017/cm3。

6、n型阱24包括n型摻雜區(qū)33和p型摻雜區(qū)28，n型摻雜區(qū)33和p型摻雜區(qū)28被深度為300nm的器件分離氧化膜22電隔離。選擇晶體管st的源極29、漏極30、柵極絕緣膜25和選擇柵極26均形成于p型阱23中，并由300nm深的器件分離氧化膜22進(jìn)行電氣隔離。

7、在柵極絕緣膜25設(shè)置在p型阱23和n型阱24遠(yuǎn)離p型襯底21的表面上，并分別與p型摻雜區(qū)28和源極29相連，柵極絕緣膜25遠(yuǎn)離p型襯底21的表面上設(shè)置有浮動(dòng)?xùn)艠O27，浮動(dòng)?xùn)艠O27覆蓋柵極絕緣膜25遠(yuǎn)離p型襯底21的表面。

8、n型阱24與浮動(dòng)?xùn)艠O27之間的重疊區(qū)域可以作為耦合電容c2，其中，n型阱24與浮動(dòng)?xùn)艠O27的重疊區(qū)域指的是n型阱24和浮動(dòng)?xùn)艠O27正對(duì)的部分。p型阱23和浮動(dòng)?xùn)艠O27之間的重疊區(qū)域可以作為存儲(chǔ)晶體管mt的晶體管通道，其中，p型阱23與浮動(dòng)?xùn)艠O27之間的重疊區(qū)域指的是p型阱23和浮動(dòng)?xùn)艠O27正對(duì)的部分。在編程操作過(guò)程中，n型阱24應(yīng)用編程字線pwl電位時(shí)，可以控制浮動(dòng)?xùn)艠O27的電位，此外，在讀取操作期間，n型阱24連接到源極線路vss。

9、在編程操作過(guò)程中，施加在n型阱24上的正電壓與施加在與編程位線pbl相連的p型摻雜區(qū)28上的負(fù)電壓之間的電位差，會(huì)被施加到p型摻雜區(qū)28的結(jié)點(diǎn)上，基于帶間隧穿現(xiàn)象產(chǎn)生的熱電子31被注入浮動(dòng)?xùn)艠O27，電子在浮動(dòng)?xùn)艠O27積聚，并且通過(guò)與n型阱24的靜電耦合，浮動(dòng)?xùn)艠O27會(huì)被提升到正電位。

10、結(jié)合參考圖1和圖2，圖2為單層多晶硅結(jié)構(gòu)的非易失性存儲(chǔ)單元的等效電路圖。電荷注入?yún)^(qū)的耦合電容c2和結(jié)電容cj與帶有柵極電容c1的存儲(chǔ)晶體管mt的浮動(dòng)?xùn)艠O27相連。選擇晶體管st的漏極30連接到讀取位線rbl，電荷注入?yún)^(qū)連接到編程位線pbl，耦合電容器c2連接到編程字線pwl，其中，耦合電容c2的電容值可以設(shè)置為存儲(chǔ)晶體管mt的柵極電容c1的電容值與電荷注入?yún)^(qū)的結(jié)點(diǎn)電容器cj的電容值之和，且耦合電容c2與浮動(dòng)?xùn)艠O27之間的靜電耦合比為0.5左右。

11、參考圖3，圖3為單層多晶硅結(jié)構(gòu)的非易失性存儲(chǔ)單元的平面結(jié)構(gòu)示意圖。圖3中，有源區(qū)41橫跨n型阱34和p型阱32，在有源區(qū)41中，設(shè)置有一個(gè)選擇晶體管的漏極30、一個(gè)選擇柵極26（圖中未示出）以及一個(gè)源極29和一個(gè)p型摻雜區(qū)28。在源極29和p型摻雜區(qū)28之間設(shè)置一個(gè)浮動(dòng)?xùn)艠O27（圖中未示出），漏極30通過(guò)一個(gè)接觸孔44連接到一個(gè)由第一金屬膜46組成的讀取位線45，而p型摻雜區(qū)28則連接到一個(gè)接觸孔44，通過(guò)接觸孔44與第一金屬膜46相連，第一金屬膜46通過(guò)連接孔47與由第二金屬膜組成的編程位線48相連，n型阱34作為編程字線和用于讀取的共源極線。

12、結(jié)合參考圖1、圖3和圖4，圖4為單層多晶硅結(jié)構(gòu)的非易失性存儲(chǔ)單元的工作電壓條件示意圖。在進(jìn)行編程操作時(shí)，是通過(guò)向浮動(dòng)?xùn)艠O27注入由帶間隧穿現(xiàn)象產(chǎn)生的熱電子來(lái)實(shí)現(xiàn)的，編程操作過(guò)程中可以先在編程字線pwl上施加正電壓，例如，施加3.3v的正電壓，即電源電壓；然后在編程位線pbl上施加負(fù)電壓，例如，-2v的負(fù)電壓。在這種編程操作中，編程位線pbl線上的電流約為100na，編程時(shí)間約為10μs，因此編程功耗為5pj，編程后存儲(chǔ)晶體管的閾值電壓vth約為5v。其中，晶體管的閾值電壓vth指的是，晶體管建立導(dǎo)電溝道從而由關(guān)斷狀態(tài)進(jìn)入導(dǎo)通狀態(tài)時(shí)，晶體管的臨界柵極電壓。

13、讀取操作是通過(guò)調(diào)整存儲(chǔ)晶體管的導(dǎo)通狀態(tài)實(shí)現(xiàn)的，在讀取操作過(guò)程中，可以向讀取位線rbl施加大小約為1v的電壓，然后向選擇晶體管的柵極施加3.3v的電壓，即電源電壓，并根據(jù)存儲(chǔ)晶體管處于導(dǎo)通狀態(tài)還是關(guān)斷狀態(tài)實(shí)現(xiàn)對(duì)存儲(chǔ)晶體管的讀取操作。

14、采用標(biāo)準(zhǔn)cmos工藝形成的單層多晶硅結(jié)構(gòu)的非易失性存儲(chǔ)單元有多種擦除操作方法。一種擦除方法是在編程位線pbl和編程字線pwl上施加正電壓，例如，大小為5v的正電壓等，并通過(guò)福勒-諾德海姆隧道（f-n隧道）電流將電子從浮動(dòng)?xùn)艠O27發(fā)射到p型摻雜區(qū)28，通過(guò)這種擦除方法進(jìn)行擦除操作所需的擦除時(shí)間約為200毫秒，擦除后存儲(chǔ)晶體管的閾值電壓vth約為0.5v。

15、另一種擦除方法是，向編程位線pbl和選擇柵極26上施加諸如6v的電壓，以打開(kāi)選擇晶體管，并將選擇晶體管的源極29充電至諸如5.5v的電位。這種情況下，電子通過(guò)f-n隧道電流從浮動(dòng)?xùn)艠O27發(fā)射到源極29。這種擦除方法進(jìn)行擦除操作所需的擦除時(shí)間約為100毫秒，擦除后存儲(chǔ)晶體管的閾值電壓vth約為0.3v。

16、結(jié)合參考圖3和圖5a至圖5d，圖5a至圖5d均為采用標(biāo)準(zhǔn)cmos工藝形成的單層多晶硅結(jié)構(gòu)的非易失性存儲(chǔ)單元的橫截面示意圖，且每一個(gè)截面圖與圖3所示平面結(jié)構(gòu)中c→c'符號(hào)所指示的方向相對(duì)應(yīng)。

17、圖5a中所示的制造工藝顯示了在電阻率為10ω·cm的p型硅襯底121表面區(qū)域按以下方式形成器件分離區(qū)124、n型阱122和p型阱123的過(guò)程。首先通過(guò)干法蝕刻開(kāi)孔，然后通過(guò)化學(xué)氣相沉積（后續(xù)簡(jiǎn)稱(chēng)cvd）沉積氧化硅薄膜，形成300nm深的器件分離區(qū)124，并通過(guò)化學(xué)機(jī)械拋光（后續(xù)簡(jiǎn)稱(chēng)cmp）方法將其平面化。然后，通過(guò)熱氧化法生長(zhǎng)出厚度為10納米的表面氧化膜140，通過(guò)離子注入法注入p（磷）離子形成n型阱122，其中，離子注入的工藝參數(shù)包括：離子注入的加速能量包括1mev/1x1013cm2、500kev/3x1012cm2和150kev/1x1012cm2。并通過(guò)b（硼）離子注入形成p型阱123，其中，離子注入的工藝參數(shù)包括：離子注入的能量包括500kev/1x1013cm2、150kev/3x1012cm2和50kev/1x1012cm2。

18、在圖5b所示的制造過(guò)程中，顯示了以下處理過(guò)程。通過(guò)濕法蝕刻去除表面氧化膜140，通過(guò)熱氧化法生成厚度為7納米的柵極絕緣膜125，用離子注入法向通過(guò)化學(xué)氣相沉積形成的厚度為200nm的多晶硅薄膜中注入加速能量為10kev的磷（p）離子，且注入量為4x1015cm2，用磷（p）離子注入法將注入加速能量為10kev的磷（p）離子注入后，用光刻和干法蝕刻形成浮動(dòng)?xùn)艠O126和選擇柵極127。在光刻法掩膜之后，通過(guò)離子注入法注入加速能量為10kev，且注入量為1.5x1015cm2的bf2離子，形成p型摻雜區(qū)128，并通過(guò)光刻法繪制光刻膠掩膜141，注入加速能量為10kev，且注入量為1x1015cm2的as（砷）離子142，形成選擇晶體管的源極130和漏極129。

19、在圖5c所示的生產(chǎn)流程中，顯示了以下過(guò)程。通過(guò)灰化法去除和清潔上述光刻膠掩模141后，通過(guò)化學(xué)氣相沉積法和回蝕刻形成厚度為80nm的氧化膜側(cè)墊片131。僅向p型摻雜區(qū)128注入加速能量為20kev，且注入量為2x1015cm2的bf2離子，僅向選擇晶體管的源極130和漏極129植入加速能量為30kev，且注入量為2x1015cm2的as（砷）離子，在1000℃的氮?dú)猸h(huán)境中進(jìn)行10秒鐘的高溫?zé)崽幚?。在上述浮?dòng)?xùn)艠O126和選擇柵極127以及暴露的基底表面上生長(zhǎng)厚度為50納米的硅化鈷薄膜132和硅化鈷薄膜133，通過(guò)化學(xué)氣相沉積工藝沉積氧化硅薄膜后，通過(guò)cmp方法平面化厚度為800nm的接觸層間薄膜134，并通過(guò)光刻和干蝕刻工藝打開(kāi)孔徑為0.3μm的接觸孔，然后采用cvd法沉積，并通過(guò)cmp方法進(jìn)行平面化處理，形成嵌入鎢(w)插塞135。

20、在圖5d所示的生產(chǎn)過(guò)程中，通過(guò)濺射法、光刻法和干法蝕刻形成由鋁（al）制成的第一金屬線136和第一金屬線137，且第一金屬線136和第一金屬線137的厚度均為500nm。然后采用cvd法沉積氧化硅薄膜，形成厚度為800nm的第一層夾層膜138，并通過(guò)cmp方法將其平面化，然后通過(guò)光刻和干蝕刻工藝開(kāi)出孔徑為0.3μm的通孔，通過(guò)采用cvd方法沉積和采用cmp方法平面化，形成嵌入式鎢（w）插塞139。然后再通過(guò)濺射法、光刻法和干蝕刻法形成由鋁（al）制成的第二金屬導(dǎo)線143，且第二金屬導(dǎo)線143的厚度為500nm。在該工藝完成后，表明本現(xiàn)有技術(shù)的標(biāo)準(zhǔn)cmos工藝制造單層多晶硅結(jié)構(gòu)的非易失性存儲(chǔ)單元可以使用。

技術(shù)實(shí)現(xiàn)思路

1、本技術(shù)一些實(shí)施例提供一種可電擦寫(xiě)的非易失性半導(dǎo)體存儲(chǔ)裝置，至少有利于提高非易失性半導(dǎo)體存儲(chǔ)裝置的電重寫(xiě)能力，降低非易失性半導(dǎo)體存儲(chǔ)裝置的成本和制作難度。

2、本技術(shù)實(shí)施例一方面提供了一種可電擦寫(xiě)的非易失性半導(dǎo)體存儲(chǔ)裝置，應(yīng)用于外部接口電路和邏輯電路，具有至少一個(gè)具有單層?xùn)艠O結(jié)構(gòu)的mis晶體管，包括：選擇晶體管，所述選擇晶體管包括在第一導(dǎo)電類(lèi)型阱中具有第二導(dǎo)電類(lèi)型的源極和第二導(dǎo)電類(lèi)型的漏極的所述mis晶體管；存儲(chǔ)晶體管，所述存儲(chǔ)晶體管包括在第二導(dǎo)電類(lèi)型阱中具有第一導(dǎo)電類(lèi)型的源極和第一導(dǎo)電類(lèi)型的漏極的所述mis晶體管；所述選擇晶體管的源極與所述存儲(chǔ)晶體管的漏極相連，所述選擇晶體管的漏極與位線相連，所述選擇晶體管的柵極與字線相連；所述存儲(chǔ)晶體管的源極與源極線相連，所述存儲(chǔ)晶體管的柵極電氣浮置；所述存儲(chǔ)晶體管與共享所述字線另一所述存儲(chǔ)晶體管共享第二導(dǎo)電類(lèi)型阱。

3、在一些實(shí)施例中，所述存儲(chǔ)晶體管的閾值電壓在所述存儲(chǔ)晶體管處于編程狀態(tài)下為正，在所述存儲(chǔ)晶體管處于擦除狀態(tài)下為負(fù)。

4、在一些實(shí)施例中，所述存儲(chǔ)晶體管的控制方法包括：在所述存儲(chǔ)晶體管的編程過(guò)程中，將所述存儲(chǔ)晶體管的漏極電位設(shè)置為公共接地端電位vss，所述存儲(chǔ)晶體管的阱電位設(shè)置為大于或等于電源電壓vcc的值；在所述存儲(chǔ)晶體管的擦除過(guò)程中，將所述存儲(chǔ)晶體管的漏極和源極電氣浮置，將所述存儲(chǔ)晶體管的阱電位設(shè)置為大于編程過(guò)程中阱電位的值。

5、本技術(shù)實(shí)施例另一方面還提供了一種可電擦寫(xiě)的非易失性半導(dǎo)體存儲(chǔ)裝置，用于外部接口電路和邏輯電路，具有至少一個(gè)具有單層?xùn)艠O結(jié)構(gòu)的mis晶體管，包括：選擇晶體管，所述選擇晶體管包括在第一導(dǎo)電類(lèi)型阱中具有第二導(dǎo)電類(lèi)型的源極和第二導(dǎo)電類(lèi)型的漏極的所述mis晶體管；存儲(chǔ)晶體管，所述存儲(chǔ)晶體管包括在第二導(dǎo)電類(lèi)型的第一阱中具有第一導(dǎo)電類(lèi)型的源極和第一導(dǎo)電類(lèi)型的漏極的所述mis晶體管；電容器，所述電容器包括在第二導(dǎo)電類(lèi)型的第二阱中具有第一導(dǎo)電類(lèi)型的源極和第一導(dǎo)電類(lèi)型的漏極的所述mis晶體管；所述選擇晶體管的源極與所述存儲(chǔ)晶體管的漏極相連，所述選擇晶體管的漏極與位線相連，所述選擇晶體管的柵極與字線相連；所述存儲(chǔ)晶體管的源極與源極線相連，所述存儲(chǔ)晶體管的柵極與所述電容器的柵極相連，且處于電氣浮置狀態(tài)；所述電容器的源極和漏極與所述第二阱相連；所述存儲(chǔ)晶體管與共享所述字線的另一所述存儲(chǔ)晶體管共享第二導(dǎo)電類(lèi)型的所述第一阱；所述電容器的第二導(dǎo)電類(lèi)型的所述第二阱不與其他所述存儲(chǔ)晶體管和所述電容器共享。

6、在一些實(shí)施例中，所述存儲(chǔ)晶體管的閾值電壓在所述存儲(chǔ)晶體管處于編程狀態(tài)和擦除狀態(tài)的情況下均為負(fù)。

7、在一些實(shí)施例中，所述存儲(chǔ)晶體管的控制方法包括：在所述存儲(chǔ)晶體管的編程過(guò)程中，將所述存儲(chǔ)晶體管的漏極電位設(shè)置為公共接地端電位vss，將所述存儲(chǔ)晶體管的阱電位的電位設(shè)置為大于或等于電源電壓vcc的值，在選擇所述字線后，將所述電容器的所述第二阱的電位設(shè)定為所述公共接地端電位vss，并將所述第二阱的電位上升至所述電源電壓；在所述存儲(chǔ)晶體管的擦除過(guò)程中，將所述存儲(chǔ)晶體管的漏極和源極電氣浮置，將所述存儲(chǔ)晶體管的所述第一阱的電位值設(shè)置為一個(gè)大于編程過(guò)程中所述第一阱的電位值的值，將所述電容器的所述第二阱的電位從所述電源電壓下降到所述公共接地端電位；在讀取所述存儲(chǔ)晶體管的過(guò)程中，將所述電容器的所述第二阱的電位從所述電源電壓下降到所述公共接地端電位。

8、本技術(shù)實(shí)施例提供的技術(shù)方案至少具有以下優(yōu)點(diǎn)：通過(guò)標(biāo)準(zhǔn)cmos工藝形成的單層多晶硅結(jié)構(gòu)非易失性存儲(chǔ)器單元，存儲(chǔ)晶體管通過(guò)一個(gè)選擇晶體管與位線相連，存儲(chǔ)晶體管的柵極不與其他存儲(chǔ)晶體管共用，因此，存儲(chǔ)晶體管在編程過(guò)程中受到的干擾大大降低，避免了采用標(biāo)準(zhǔn)cmos工藝制造單層多晶硅結(jié)構(gòu)的非易失性存儲(chǔ)器單元易受柵極干擾的問(wèn)題，即，存儲(chǔ)晶體管柵極不與其他存儲(chǔ)晶體管共用，且每一個(gè)字線都有一個(gè)選擇晶體管，利用選擇晶體管的設(shè)置和柵極獨(dú)立規(guī)避了柵極干擾。對(duì)于未被選擇的位線，施加到位線上的電位為電源電壓vcc，選擇晶體管不會(huì)發(fā)生帶間隧穿，因此，存儲(chǔ)晶體管也不會(huì)發(fā)生字線干擾。存儲(chǔ)晶體管的第一導(dǎo)電類(lèi)型的源極和第一導(dǎo)電類(lèi)型的漏極設(shè)置在第二導(dǎo)電類(lèi)型阱中，柵極電氣浮置將電子電存儲(chǔ)并保持在浮游狀態(tài)，從而實(shí)現(xiàn)存儲(chǔ)的非易失性，有效的改善了存儲(chǔ)晶體管的保持特性。