Sram存儲單元陣列、sram存儲器及其控制方法
【技術領域】
[0001]本發(fā)明涉及集成電路技術領域，具體地，涉及一種SRAM存儲單元陣列、具有該SRAM存儲單元陣列的SRAM存儲器及該SRAM存儲器的控制方法。
【背景技術】
[0002]隨著數字集成電路的不斷發(fā)展，片上集成的存儲器已經成為數字系統(tǒng)中重要的組成部分。SRAM (Static Random Access Memory,靜態(tài)隨機存取存儲器)以其低功耗、高速的優(yōu)點成為片上存儲器中不可或缺的重要組成部分。SRAM只要為其供電即可保存數據，無需不斷對其進行刷新。
[0003]SRAM整體結構可以劃分為存儲單元陣列和外圍電路兩部分。在SRAM中，存儲單元是最基本、最重要的組成部分。陣列內包含的存儲單元的數量和存儲單元的穩(wěn)定性是影響SRAM性能的兩個重要因素。存儲單元的數量越多，存儲能力越高，SRAM芯片的尺寸越大。
[0004]但是SRAM芯片的尺寸增大與消費者對于便攜的要求相違背。目前提出一種6T結構SRAM，以減少每個存儲單元中的晶體管的數量。但是在6T結構SRAM中，數據存儲節(jié)點通過傳輸晶體管直接連接到位線上，在讀的過程中，由于傳輸晶體管與下拉晶體管之間的分壓作用會使存儲節(jié)點的數據受到干擾，此外，存儲節(jié)點的數據也很容易受到外部噪聲的影響從而可能導致邏輯錯誤，影響存儲單元的穩(wěn)定性。而8T結構的雙端SRAM存儲單元盡管提高了存儲單元的穩(wěn)定性，但與6T結構的SRAM存儲單元相比，其晶體管的數量增加，存儲單元陣列的尺寸也相應增加，不利于集成電路集成度的提高和芯片尺寸的小型化。
[0005]因此，有必要提出一種SRAM存儲單元陣列、具有該SRAM存儲單元陣列的SRAM存儲器及該SRAM存儲器的控制方法，以解決現有技術中存在的問題。

【發(fā)明內容】

[0006]根據本發(fā)明的一個方面，提供一種SRAM存儲單元陣列。所述SRAM存儲單元陣列包括:多條沿行方向排列的字線、沿列方向排列的位線對以及多個位于所述字線和所述位線對之間的存儲單元，所述位線對包括第一位線和第二位線；第一讀晶體管和第二讀晶體管；以及第一讀位線和第二讀位線，所述第一讀位線和所述第二讀位線分別通過所述第一讀晶體管和所述第二讀晶體管連接至所述第一位線和所述第二位線。
[0007]優(yōu)選地，所述第一讀晶體管和所述第二讀晶體管的柵極分別連接至所述第一位線和所述第二位線；所述第一讀晶體管和所述第二讀晶體管的漏極分別連接至所述第一讀位線和所述第二讀位線；所述第一讀晶體管和所述第二讀晶體管的源極接地。
[0008]優(yōu)選地，所述第一讀晶體管和所述第二讀晶體管為NMOS晶體管。
[0009]優(yōu)選地，所述存儲單元包括:第一反相器和第二反相器，所述第一反相器和所述第二反相器連接在第一節(jié)點與第二節(jié)點之間，其中所述第一反相器的輸入端與所述第二反相器的輸出端連接至所述第一節(jié)點，所述第一反相器的輸出端與所述第二反相器的輸入端連接至所述第二節(jié)點；以及第一傳輸晶體管和第二傳輸晶體管，所述第一傳輸晶體管和所述第二傳輸晶體管的源極分別與所述第一節(jié)點和所述第二節(jié)點連接，漏極分別與所述位線對連接，柵極分別與所述多個字線中的對應者連接。
[0010]優(yōu)選地，所述第一反相器包括第一上拉PMOS晶體管和第一下拉NMOS晶體管，所述第二反相器包括第二上拉PMOS晶體管和第二下拉NMOS晶體管，其中所述第一上拉PMOS晶體管和所述第二上拉PMOS晶體管的源極與供電電壓連接，且所述第一下拉NMOS晶體管和所述第二下拉NMOS晶體管的源極接地；所述第一上拉PMOS晶體管和所述第一下拉NMOS晶體管的漏極連接至所述第一節(jié)點，所述第二上拉PMOS晶體管和所述第二下拉NMOS晶體管的漏極連接至所述第二節(jié)點；所述第一上拉PMOS晶體管和所述第一下拉NMOS晶體管的柵極連接至所述第二節(jié)點，且所述第二上拉PMOS晶體管和所述第二下拉NMOS晶體管的柵極連接至所述第一節(jié)點。
[0011]優(yōu)選地，所述第一傳輸晶體管和所述第二傳輸晶體管為NMOS晶體管。
[0012]根據本發(fā)明的另一個方面，還提供一種SRAM存儲器。所述SRAM存儲器包括上述的SRAM存儲單元陣列。
[0013]根據本發(fā)明的又一個方面，還提供一種基于上述的SRAM存儲器的控制方法。所述控制方法包括:對所述多個存儲單元中的選定者進行寫操作時，將所述第一讀位線和所述第二讀位線設置為低電位，并將所述多個字線中與所述選定者對應的字線設置為高電位，外圍電路傳遞到所述位線對上的信息作為輸入；以及對所述多個存儲單元中的選定者進行讀操作時，不對所述位線對施加電壓，將所述第一讀位線對和所述第二讀位線對設置為高電位，將所述多個字線中與所述選定者對應的字線設置為高電位，以通過所述第一讀位線和所述第二讀位線讀取所述多個存儲單元中的選定者中的信息。
[0014]根據本發(fā)明的SRAM存儲單元陣列的讀寫操作分開，提高了靜態(tài)噪聲容限，進一步提高了存儲單元的穩(wěn)定性。僅用兩個讀晶體管(第一讀晶體管和第二晶體管)作用于多個存儲單元，減小了 SRAM存儲單元陣列中晶體管的數量，從而減小了 SRAM存儲單元陣列的尺寸，進而縮小SRAM芯片的尺寸。
[0015]在
【發(fā)明內容】
中引入了一系列簡化形式的概念，這將在【具體實施方式】部分中進一步詳細說明。本
【發(fā)明內容】
部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。
[0016]以下結合附圖，詳細說明本發(fā)明的優(yōu)點和特征。
【附圖說明】
[0017]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施方式及其描述，用來解釋本發(fā)明的原理。在附圖中，
[0018]圖1為根據本發(fā)明一個實施例的SRAM存儲單元陣列的示意圖；以及
[0019]圖2為根據本發(fā)明一個實施例的SRAM存儲單元陣列中的存儲單元的示意圖。
【具體實施方式】
[0020]接下來，將結合附圖更加完整地描述本發(fā)明，附圖中示出了本發(fā)明的實施例。但是，本發(fā)明能夠以不同形式實施，而不應當解釋為局限于這里提出的實施例。相反地，提供這些實施例將使公開徹底和完全，并且將本發(fā)明的范圍完全地傳遞給本領域技術人員。在附圖中，為了清楚，層和區(qū)的尺寸以及相對尺寸可能被夸大。自始至終相同附圖標記表示相同的元件。
[0021]應當明白，當元件或層被稱為“在...上”、“與...相鄰”、“連接到”或“耦合到”其他元件或層時，其可以直接地在其他元件或層上、與之相鄰、連接或耦合到其他元件或層，或者可以存在居間的元件或層。相反，當元件被稱為“直接在...上”、“與...直接相鄰”、“直接連接到”或“直接耦合到”其他元件或層時，則不存在居間的元件或層。在附圖中，為了清楚起見，層和區(qū)的尺寸以及相對尺寸可能被夸大。并且使用相同的附圖標記表示相同的元件。
[0022]根據本發(fā)明的一個方面，提供一種SRAM存儲單元陣列。如圖1所示，SRAM存儲單元陣列100包括:多條沿行方向排列的字線110、沿列方向排列的位線對、多個位于字線110和位線對120、130之間的存儲單元140。這里僅對包含一列存儲單元140的陣列進行描述。每個SRAM存儲器中可以包含多列這樣的存儲單元陣列。多個這樣的存儲單元陣列可以沿著行方向排列或以其他方式排列。所述位線對包括第一位線120和第二位線130。存儲單元140的數量對應于字線110的數量，字線110的電位可以設置為高電位或低電位，用于選擇相對應的存儲單元140，控制相應的存儲單元140的開啟與關閉。例如，在根據本發(fā)明的一個實施例中，字線110中的一條可以設置為高電位，其他字線110可以設置為低電位，與高電位的字線110對應的存儲單元140處于開啟狀態(tài)，可以進行寫入與讀出操作。而其他的存儲單元140則處于關閉狀態(tài)，不能對其進行寫入與讀出操作。第一位線120和第二位線130可以接收外圍電路(未示出)傳遞的電壓作為輸入，從而將信息寫入存儲單元140中。
[0023]此外，SRAM存儲單元陣列還包括:第一讀晶體管150、第二讀晶體管160、第一讀位線170以及第二讀位線180。其中，第一讀位線170和第二讀位線180分別通過第一讀晶體管150和第二讀晶體管160連接至第一位線120和第二位線130?？梢岳斫?，此時第一讀位線170和第二讀位線180通過兩個晶體管(第一讀晶體管150和第二讀晶體管160)還連接至多個存儲單元140。因此，僅通過兩個晶體管就可以實現多個存儲單元140的讀操作，可以減少SRAM存儲單元陣列的晶體管數量，從而可以減小SRAM存儲單元陣列的尺寸，進而縮小SRAM芯片的尺寸。例如，在需要進行讀操作時，位線對(第一位線120和第二位線130)上不施加電壓，此時第一位線120和第二位線130作為導線分別將第一讀位線170和第二讀位線180與選定的存儲單元140連接，以在第一讀晶體管150和第二讀晶體管160導通時對選定的存儲單元140進行讀操作。
[0024]優(yōu)選地，第一讀晶體管150和第二讀晶體管160的柵極分別連接至第一位線120和第二位線130 ;第一讀晶體管150和第二讀晶體管160的漏極分別連接至第一讀位線170和第二讀位線180 ;第一讀晶體管150和第二讀晶體管160的源極接地。在此種連接方式中，與第一位線120和第二位線130連接的是晶體管的柵極，也即在進行讀操作時，與存儲單元140連接的是晶體管的柵極，因此第一讀位線170和第二讀位線180上的電壓波動和外部噪聲不會對存儲單元產生影響，因為增加了讀噪聲容限，提高了存儲單元的穩(wěn)定性。
[0025]優(yōu)選地，