一種雙位閃存存儲(chǔ)器及其編程、擦除和讀取方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，更具體地，涉及一種雙柵型的雙位閃存存儲(chǔ)器及其編程、擦除和讀取方法。
【背景技術(shù)】
[0002]在半導(dǎo)體存儲(chǔ)器件中，閃存(Flash Memory)是一種長(zhǎng)壽命的非揮發(fā)性(即在斷電情況下仍能保持所存儲(chǔ)的數(shù)據(jù)信息)存儲(chǔ)器。閃存是電子可擦除只讀存儲(chǔ)器(EEPROM)的變種，由于其斷電時(shí)仍能保存數(shù)據(jù)，通?？杀挥脕?lái)保存設(shè)置信息，例如在電腦的B1S(基本程序)、PDA(個(gè)人數(shù)字助理)、數(shù)碼相機(jī)中保存資料等。閃存的特點(diǎn)是可以塊(sector)為單位進(jìn)行快速的擦除操作。閃存的寫(xiě)入操作必須在空白區(qū)域進(jìn)行，如果目標(biāo)區(qū)域已經(jīng)有數(shù)據(jù)，必須先擦除后再寫(xiě)入，因此，擦除操作是閃存的基本操作。
[0003]目前主流的非揮發(fā)性閃存結(jié)構(gòu)都是單個(gè)控制柵結(jié)構(gòu)，如浮柵閃存和SONOS結(jié)構(gòu)。單柵的浮柵閃存結(jié)構(gòu)導(dǎo)致每個(gè)存儲(chǔ)單元只能區(qū)分兩個(gè)不同狀態(tài)，也就是“O”和“ I ”，這樣每個(gè)存儲(chǔ)單元只有2bit (比特、位)的存儲(chǔ)容量。并且，當(dāng)前閃存的尺寸縮短長(zhǎng)期落后邏輯器件一到兩代，比如現(xiàn)今Intel (英特爾公司)已經(jīng)研發(fā)出了 14nm的FinFET，而閃存的尺寸還止步于50nm左右。
[0004]文獻(xiàn)“AHighly Scalable 2-Bit Asymmetric Double-Gate MOSFET NonvolatileMemory”提出了一種雙柵S0N0S器件，能夠以雙柵結(jié)構(gòu)構(gòu)造雙位存儲(chǔ)器，這樣就能夠提高S0N0S的存儲(chǔ)密度，因?yàn)殡p位存儲(chǔ)器單元可以存儲(chǔ)4種狀態(tài)，分別是“00”、“01”、“10”和“ 11 ”。這樣整個(gè)存儲(chǔ)器陣列的存儲(chǔ)容量將相對(duì)單柵存儲(chǔ)器以指數(shù)增加。
[0005]雙柵結(jié)構(gòu)是MOSFET在尺寸縮小進(jìn)程中能夠很好抑制短溝道效應(yīng)的候選者之一。根據(jù)上述文獻(xiàn)“A Highly Scalable 2-Bit Asymmetric Double-Gate MOSFET NonvolatileMemory”的報(bào)道，研宄數(shù)據(jù)表明，雙柵結(jié)構(gòu)MOSFET能夠?qū)OSFET的尺寸縮短到5nm，也就是說(shuō)，雙柵結(jié)構(gòu)的閃存也有潛力將尺寸縮短到5nm的極限。
[0006]因此，業(yè)界正在不斷努力研宄新型雙柵型的雙位閃存存儲(chǔ)器，期望利用雙位進(jìn)行信息存儲(chǔ)，以便能夠有效進(jìn)行閃存的尺寸縮短。

【發(fā)明內(nèi)容】

[0007]本發(fā)明的目的在于克服現(xiàn)有技術(shù)存在的上述缺陷，提供一種雙位閃存存儲(chǔ)器及其編程、擦除和讀取方法，能夠擴(kuò)大浮柵閃存的單位面積存儲(chǔ)容量，從而能夠?qū)⒏砰W存的尺寸進(jìn)行縮小到50nm以下。
[0008]為實(shí)現(xiàn)上述目的，本發(fā)明的技術(shù)方案如下:
[0009]一種雙位閃存存儲(chǔ)器，包括:
[0010]半導(dǎo)體襯底，其包括位于兩端的N型摻雜的源端和漏端，位于中間的P型硅溝道；
[0011]分別位于所述源端和漏端之間的所述襯底上下兩側(cè)的第一、第二浮柵，以及分別位于所述第一、第二浮柵外側(cè)的第一、第二控制柵，所述控制柵與浮柵之間具有二氧化硅層，所述浮柵與所述襯底之間具有二氧化硅柵氧化層，所述第一、第二浮柵為N型摻雜的多晶硅，所述第一控制柵為P型的多晶硅，所述第二控制柵為N型的多晶硅；
[0012]其中，當(dāng)所述雙位閃存存儲(chǔ)器編程時(shí)，通過(guò)對(duì)所述漏端施加正的漏端電壓，對(duì)所述源端接地，并定義對(duì)應(yīng)浮柵中存儲(chǔ)電子的狀態(tài)為“ I ”，若在任何一個(gè)控制柵上編程“ I”狀態(tài)，則在相應(yīng)的控制柵上施加正的柵極電壓，使所述襯底的溝道產(chǎn)生電子反型層，在漏端電壓的加速作用下，溝道電子獲得足夠多的能量躍過(guò)柵氧化層與襯底硅之間的勢(shì)皇成為熱電子，在柵極電壓的作用下熱電子注入浮柵完成編程。
[0013]優(yōu)選地，所述第一、第二浮柵、所述第一、第二控制柵以及二氧化硅層、二氧化硅柵氧化層在所述源端和漏端之間的所述襯底上下兩側(cè)幾何尺寸對(duì)稱(chēng)設(shè)置。
[0014]優(yōu)選地，所述第一、第二浮柵的厚度為45?55nm，所述第一、第二控制柵的厚度為85?95nm，所述二氧化娃層的厚度為3?10nm，所述二氧化娃柵氧化層的厚度為2?5nm。
[0015]優(yōu)選地，當(dāng)所述雙位閃存存儲(chǔ)器編程時(shí)，對(duì)所述漏端施加4.5?5V的漏端電壓，對(duì)所述源端施加OV接地，若在任何一個(gè)控制柵上編程“ I”狀態(tài)，則在相應(yīng)的控制柵上施加4.5?5V的柵極電壓。
[0016]一種雙位閃存存儲(chǔ)器的編程、擦除和讀取方法，所述雙位閃存存儲(chǔ)器包括:具有位于兩端的N型摻雜的源端和漏端以及位于中間的P型硅溝道的半導(dǎo)體襯底；分別位于所述源端和漏端之間的所述襯底上下兩側(cè)的第一、第二浮柵，以及分別位于所述第一、第二浮柵外側(cè)的第一、第二控制柵，所述控制柵與浮柵之間具有二氧化硅層，所述浮柵與所述襯底之間具有二氧化硅柵氧化層，所述第一、第二浮柵為N型摻雜的多晶硅，所述第一控制柵為P型的多晶硅，所述第二控制柵為N型的多晶硅；
[0017]該編程方法包括:利用溝道熱電子注入方式進(jìn)行，在編程時(shí)，對(duì)所述漏端施加正的漏端電壓，對(duì)所述源端接地，并定義對(duì)應(yīng)浮柵中存儲(chǔ)電子的狀態(tài)為“ I ”，若在任何一個(gè)控制柵上編程“I”狀態(tài)，則在相應(yīng)的控制柵上施加正的柵極電壓，使所述襯底的溝道產(chǎn)生電子反型層，在漏端電壓的加速作用下，溝道電子獲得足夠多的能量躍過(guò)柵氧化層與襯底硅之間的勢(shì)皇成為熱電子，在柵極電壓的作用下熱電子注入浮柵完成編程；
[0018]該擦除方法包括:利用電子的FN隧穿機(jī)理進(jìn)行，當(dāng)擦除第一浮柵時(shí)，對(duì)第一控制柵施加負(fù)的柵極電壓，對(duì)第二控制柵施加正的柵極電壓，源、漏端都接地，以在第二控制柵和第一控制柵之間形成一個(gè)強(qiáng)電場(chǎng)，并在此強(qiáng)電場(chǎng)作用下，使第一浮柵中的電子通過(guò)FN隧穿機(jī)制被擦除；
[0019]該讀取方法包括:對(duì)所述源端接地，漏端施加正的漏端電壓，將第一、第二控制柵短接并施加相同的正電壓，通過(guò)進(jìn)行電壓由小到大掃描得到具有“00”、“01”、“10”和“11”四種狀態(tài)的讀電流-控制柵電壓曲線(xiàn)。
[0020]優(yōu)選地，所述第一、第二浮柵、所述第一、第二控制柵以及二氧化硅層、二氧化硅柵氧化層在所述源端和漏端之間的所述襯底上下兩側(cè)幾何尺寸對(duì)稱(chēng)設(shè)置。
[0021]優(yōu)選地，所述第一、第二浮柵的厚度為45?55nm，所述第一、第二控制柵的厚度為85?95nm，所述二氧化娃層的厚度為3?10nm，所述二氧化娃柵氧化層的厚度為2?5nm。
[0022]優(yōu)選地，在所述編程方法中，當(dāng)編程時(shí)，對(duì)所述漏端施加4.5?5V的漏端電壓，對(duì)所述源端施加OV接地，若在任何一個(gè)控制柵上編程“I”狀態(tài)，則在相應(yīng)的控制柵上施加
4.5?5V的柵極電壓。
[0023]優(yōu)選地，在所述擦除方法中，當(dāng)擦除第一浮柵時(shí)，對(duì)第一控制柵施加-8?-12V的柵極電壓，對(duì)第二控制柵施加4.5?5V的柵極電壓，對(duì)所述源、漏端同時(shí)施加OV接地。
[0024]優(yōu)選地，在所述讀取方法中，對(duì)所述源端施加OV接地，對(duì)所述漏端施加I?1.5V的漏端電壓，將第一、第二控制柵短接并施加O?3V的相同柵極電壓，通過(guò)進(jìn)行由O?3V的電壓掃描得到具有“00”、“01”、“10”和“11”四種狀態(tài)的讀電流-控制柵電壓曲線(xiàn)。
[0025]本發(fā)明的有益效果在于:本發(fā)明的雙位閃存存儲(chǔ)器擁有雙柵MOSFET結(jié)構(gòu)的縮小尺寸優(yōu)勢(shì)，能夠?qū)㈥P(guān)鍵尺寸縮減到50nm以下；兩個(gè)控制柵能夠提供雙位的信息存儲(chǔ)，即能夠提高浮柵閃存的單位面積存儲(chǔ)容量，也就是提高了存儲(chǔ)密度。
【附圖說(shuō)明】
[0026]圖1是本發(fā)明一實(shí)施例的一種雙位閃存存儲(chǔ)器的結(jié)構(gòu)不意圖；
[0027]圖2是通過(guò)TCAD仿真得到的雙位閃存存儲(chǔ)器的讀電流_控制柵電壓曲線(xiàn)。
【具體實(shí)施方式】
[0028]下面結(jié)合附圖，對(duì)本發(fā)明的【具體實(shí)施方式】作進(jìn)一步的詳細(xì)說(shuō)明。
[0029]需要說(shuō)明的是，在下述的【具體實(shí)施方式】中，在詳述本發(fā)明的實(shí)施方式時(shí)，為了清楚地表示本發(fā)明的結(jié)構(gòu)以便于說(shuō)明，特對(duì)附圖中的結(jié)構(gòu)不依照一般比例繪圖，并進(jìn)行了局部放大、變形及簡(jiǎn)化處理，因此，應(yīng)避免以此作為對(duì)本發(fā)明的限定來(lái)加以理解。
[0030]在以下本發(fā)明的【具體實(shí)施方式】中，請(qǐng)參閱圖1，圖1是本發(fā)明一實(shí)施例的一種雙位閃存存儲(chǔ)器的結(jié)構(gòu)示意圖。如圖1所示，本發(fā)明的雙位閃存存儲(chǔ)器包括半導(dǎo)體襯底1，其包括位于兩端的N型摻雜的源端2和漏端3，位于中間的P型硅溝道4 ;以及包括分別位于所述源端2和漏端3之間的所述襯底I上下兩側(cè)的第一、第二浮柵5、7，分別位于所述第一、第二浮柵5、7外側(cè)的第一、第二控制柵6、8。所述控制柵與浮柵之間具有二氧化硅層9，所述浮柵與所述襯底之間具有二氧化硅柵氧化層10。所述第一、第二浮柵5、7為N型摻雜的多晶硅，所述第一控制柵6為P型的多晶硅，所述第二控制柵8為N型的多晶硅。
[0031]作為一優(yōu)選實(shí)施方式，所述第一、第二浮柵5、7、所述第一、第二控制柵6、8以及二氧化硅層9、二氧化硅柵氧化層10在所述源端2和漏端3之間的所述襯底I上下兩側(cè)幾何尺寸對(duì)稱(chēng)設(shè)置。進(jìn)一步可選地，所述第一、第二浮柵5、7在45?55nm之間具有對(duì)稱(chēng)相同的厚度；所述第一、第二控制柵6、8在85?95nm之間具有對(duì)稱(chēng)相同的厚度，襯底I兩側(cè)的所述二氧化娃層9在3?1nm之間具有對(duì)稱(chēng)相同的厚度、兩側(cè)的所述二氧化娃柵氧化層10在2?5nm之間具有對(duì)稱(chēng)相同的厚度。
[0032]在對(duì)上述的雙位閃存存儲(chǔ)器進(jìn)行編程時(shí)，該編程方法包括:利用溝道熱電子(channel hot electron，CHE)注入方式進(jìn)行。在編程時(shí)，對(duì)所述漏端3施加正的漏端電壓，對(duì)所述源端2接地，并定義對(duì)應(yīng)浮柵中存儲(chǔ)電子的狀態(tài)為“1