具有列選和寫位線共享的可復(fù)位靜態(tài)隨機(jī)存儲(chǔ)單元的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于集成電路存儲(chǔ)器技術(shù)領(lǐng)域，具體涉及一種具有列選和寫位線共享的可復(fù)位靜態(tài)隨機(jī)存儲(chǔ)單元。
【背景技術(shù)】
[0002]隨著大容量片上存儲(chǔ)器需求的不斷增加，在微處理器和片上系統(tǒng)(System onChips，SoC)中，存儲(chǔ)器占芯片面積的比重越來越大。靜態(tài)隨機(jī)存儲(chǔ)器(Static RandomMemory, SRAM)是最重要的一類片上存儲(chǔ)器實(shí)現(xiàn)技術(shù)，它的存儲(chǔ)單元是核心，直接決定了SRAM的性能和存儲(chǔ)密度。傳統(tǒng)的6管(6TransiStorS，6T)存儲(chǔ)單元是最基本的存儲(chǔ)單元。由于它的晶體管數(shù)目少、面積小，在SRAM設(shè)計(jì)中被廣泛采用。
[0003]SRAM單元分為可復(fù)位和不可復(fù)位兩類。在某些應(yīng)用場合中，例如在微處理器的Cache控制器中用于保存有效位(Valid)和臟位(Dirty)信息的存儲(chǔ)器，在系統(tǒng)復(fù)位時(shí)和Cache作廢時(shí)要求對(duì)存儲(chǔ)器中的所有單元同時(shí)復(fù)位。在這種情況下，傳統(tǒng)的6管SRAM就無法滿足應(yīng)用的需求，因而必須使用可復(fù)位的SRAM單元。
[0004]申請(qǐng)?zhí)枮?01110004548.X的中國專利公開了一種具有復(fù)位功能的SRAM單元，它能夠在第一次寫數(shù)據(jù)以前通過復(fù)位操作初始化該單元，從而避免傳統(tǒng)6管SRAM單元在第一次寫操作前的隨機(jī)值。但是這種6管單元在同一時(shí)刻只能進(jìn)行寫操作或讀操作，而且無法在較低的供電電壓下工作。國防科學(xué)技術(shù)大學(xué)研宄生院公開周全的“高速低功耗SRAM的設(shè)計(jì)與實(shí)現(xiàn)” 一文(2013年3月第21頁?第22頁)中提出了一種帶異步復(fù)位端的13管存儲(chǔ)單元，它在傳統(tǒng)6管存儲(chǔ)單元的基礎(chǔ)上，增加了兩個(gè)NMOS管作為列選開關(guān)實(shí)現(xiàn)數(shù)據(jù)的列寫控制。該結(jié)構(gòu)實(shí)現(xiàn)了讀、寫分離，使讀操作具有較高的噪聲容限。但存在的缺陷是，這種SRAM單元在復(fù)位操作時(shí)存在競爭，因此如果復(fù)位NMOS管的尺寸調(diào)節(jié)不合理，將會(huì)導(dǎo)致復(fù)位時(shí)間較長，甚至無法復(fù)位。此外，讀電路使用反相器驅(qū)動(dòng)的傳輸門實(shí)現(xiàn)，因此該單元的面積和功耗也比較大。
[0005]如何解決可復(fù)位SRAM單元的競爭問題，同時(shí)在支持列選和寫位線共享的基礎(chǔ)上減小版圖的面積和功耗，是本領(lǐng)域技術(shù)人員極為關(guān)注的問題。

【發(fā)明內(nèi)容】

[0006]本發(fā)明要解決的技術(shù)問題是，針對(duì)目前可復(fù)位SRAM單元在復(fù)位時(shí)存在競爭、版圖面積和功耗較大的問題，提出一種具有列選和寫位線共享的可復(fù)位SRAM單元。
[0007]本發(fā)明具有列選和寫位線共享的可復(fù)位SRAM單元由寫電路、帶復(fù)位端存儲(chǔ)單元和讀電路三部分組成。
[0008]本發(fā)明具有列選和寫位線共享的可復(fù)位SRAM單元有六個(gè)輸入端和一個(gè)輸出端。六個(gè)輸入端分別是寫位線信號(hào)輸入端WBL、互補(bǔ)寫位線信號(hào)輸入端WBLB、行寫字線信號(hào)輸入端WWL、列寫字線信號(hào)輸入端CWL、復(fù)位信號(hào)輸入端RESET和讀字線信號(hào)輸入端RWL ;輸出端是讀位線信號(hào)RBL。
[0009]寫電路包含四個(gè)輸入端和兩個(gè)輸出端，輸入端為WBL、WBLB、ffffL和CWL，輸出端為Q和QB，Q和QB均與帶復(fù)位端存儲(chǔ)單元相連。寫電路由四個(gè)NMOS管組成，其中，第一 NMOS管的源極Nsl連接WBL，漏極Ndl連接第二 NMOS管的源極Ns2，柵極Ngl連接WffL ;第二 NMOS管的源極Ns2連接第一 NMOS管的漏極Ndl，漏極Nd2成為輸出端Q，柵極Ng2連接CWL ;第三NMOS管的源極Ns3成為輸出端QB，漏極Nd3連接第四NMOS管的源極Ns4，柵極Ng3連接CffL ;第四NMOS管的源極Ns4連接第三NMOS管的漏極Nd3，漏極Nd4連接WBLB，柵極Ng4連接 WffL。
[0010]帶復(fù)位端存儲(chǔ)單元由第一與非門和第一反相器組成，包含兩個(gè)輸入端和一個(gè)輸入輸出端。其中輸入端是RESET和Q，輸入輸出端是QB。RESET從外部接收復(fù)位信號(hào)，Q是QB的反相信號(hào)。當(dāng)寫電路工作時(shí)，QB是帶復(fù)位存儲(chǔ)單元的輸入端，帶復(fù)位端存儲(chǔ)單元通過QB獲得寫數(shù)據(jù)；當(dāng)讀電路工作時(shí)，QB是帶復(fù)位存儲(chǔ)單元的輸出端，通過QB將讀數(shù)據(jù)傳輸給讀電路。第一與非門的輸入端INl連接RESET，輸入端IN2連接第二 NMOS管的漏極Nd2，輸出端OUTl連接第一反相器的輸入端IN，同時(shí)與QB相連；第一反相器的輸出端0UT2連接第一與非門的輸入端IN2，輸入端IN連接第一與非門的輸出端OUTl。
[0011]讀電路包含兩個(gè)輸入端和一個(gè)輸出端，輸入端為RWL和QB，輸出端為RBL。RWL從外部接收讀信號(hào)，通過QB從帶復(fù)位端存儲(chǔ)單元接收數(shù)據(jù)，通過RBL將讀數(shù)據(jù)輸出。讀電路由第五NMOS管和第六NMOS管組成，第五NMOS管的源極Ns5連接地VSS，漏極Nd5連接第六NMOS管的源極Ns6，柵極Ng5連接QB ;第六NMOS管的源極Ns6連接第五NMOS管的漏極Nd5，漏極Nd6連接RBL，柵極Ng6連接RWL。
[0012]本發(fā)明具有列選和寫位線共享的可復(fù)位SRAM單元的工作過程如下:
[0013]當(dāng)RESET為低電平時(shí)(復(fù)位有效)，第一與非門的上拉PMOS管導(dǎo)通，將QB上拉為高電平。QB通過第一反相器，將Q下拉至低電平。在這種情況下，該SRAM單元處于復(fù)位狀態(tài)。當(dāng)RESET為高電平，WffL和CWL同時(shí)為高電平時(shí)，該SRAM單元處于寫操作狀態(tài)，此時(shí)第一至四NMOS管都處于導(dǎo)通狀態(tài)，數(shù)據(jù)通過互補(bǔ)的寫位線WBL和WBLB寫入帶復(fù)位存儲(chǔ)單元Q和QB。當(dāng)RESET和RWL同時(shí)為高電平時(shí)，該SRAM單元處于讀操作狀態(tài)。在讀操作開始前，該SRAM單元外部的預(yù)充電路將RBL預(yù)充電為高電平。在讀操作期間，QB的數(shù)據(jù)通過第五NMOS管和第六NMOS管傳輸?shù)絉BL上:如果QB為高電平，那么第五和六NMOS管都導(dǎo)通，那么RBL被下拉為低電平；如果QB為低電平，第五NMOS管處于關(guān)斷狀態(tài)，那么RBL保持為高電平。
[0014]采用本發(fā)明可以達(dá)到以下技術(shù)效果:
[0015]本發(fā)明具有列選和寫位線共享的可復(fù)位SRAM單元優(yōu)于【背景技術(shù)】中所介紹的兩種單元。由于本發(fā)明第一與非門的一個(gè)輸入端直接連接RESET，當(dāng)RESET為低電平時(shí)，第一與非門的上拉PMOS管導(dǎo)通(下拉NMOS管截止)，消除了從電源到地的電流通路，因此該單元在復(fù)位時(shí)不會(huì)出現(xiàn)競爭。在此基礎(chǔ)上，該單元也具有列選和寫位線共享功能，使用第五和第六NMOS管的讀電路也減小了 SRAM單元的面積和功耗。
【附圖說明】
[0016]圖1是本發(fā)明總體結(jié)構(gòu)圖。
[0017]圖2是本發(fā)明寫電路結(jié)構(gòu)圖。