半導體測試裝置的制造方法
【專利說明】半導體測試裝置
[0001]相關申請的交叉引用
[0002]本申請要求2014年I月29日提交的申請?zhí)枮?0-2014-0011183的韓國專利申請的優(yōu)先權，其全部內(nèi)容通過引用合并于此。
技術領域
[0003]本公開的實施例涉及一種半導體測試裝置，更具體而言，涉及一種使用內(nèi)部產(chǎn)生的高速時鐘信號和數(shù)據(jù)來執(zhí)行測試操作的技術。
【背景技術】
[0004]隨著半導體存儲器件的集成度增加，已不斷地改善半導體存儲器件以增加操作速度。為了增加操作速度，已提出并開發(fā)了通過與外部時鐘同步地操作的同步存儲器件。
[0005]代表性的同步存儲器件是單數(shù)據(jù)速率(single data rate, SDR)同步存儲器件，其與外部時鐘的上升沿同步，使得可以在外部時鐘的一個周期期間經(jīng)由一個數(shù)據(jù)引腳輸入或輸出一比特數(shù)據(jù)。
[0006]然而，對于SDR同步存儲器件困難的是在系統(tǒng)中執(zhí)行高速操作。為了解決SDR同步存儲器件的這個問題，已經(jīng)提出了能夠在一個時鐘周期期間處理兩比特數(shù)據(jù)的雙數(shù)據(jù)速率(double data rate, DDR)同步存儲器件。
[0007]經(jīng)由DDR同步存儲器件相應的數(shù)據(jù)輸入/輸出(I/O)引腳輸入和輸出兩個連續(xù)的數(shù)據(jù)比特，并且將兩個連續(xù)的數(shù)據(jù)比特與外部時鐘的上升沿和下降沿同步。因此，盡管外部時鐘的頻率不增加，但是DDR同步存儲器件可以具有比SDR同步存儲器件的帶寬大至少兩倍的帶寬。結果，DDR同步存儲器件可以采用比SDR同步存儲器件更高的速度來操作。
[0008]DDR同步存儲器件適合于能夠同時地處理多個比特(多比特)的數(shù)據(jù)的多比特預取方案。多比特預取方案將順序輸入的數(shù)據(jù)與數(shù)據(jù)選通信號同步，使得輸入數(shù)據(jù)可以彼此并行地排列。此后，根據(jù)多比特預取方案，在接收到與外部時鐘同步的寫入命令時，同時地儲存并行排列的輸入數(shù)據(jù)。
[0009]通常，諸如動態(tài)隨機存取存儲(DRAM)器件的半導體存儲器件被設計成支持各種測試操作。為了降低半導體存儲器件的生產(chǎn)成本并增加半導體存儲器件的生產(chǎn)率，已在晶片級和封裝級下將各種測試應用于半導體存儲器件。
[0010]在測試半導體存儲器件時，重要的是測試半導體存儲器件的可靠性。此外，重要的是能夠以高速度來測試許多存儲器單元，例如，大約數(shù)千萬個存儲器單元。具體地，半導體存儲器件的開發(fā)周期的減小和在測試制造的半導體存儲器件期間消耗的測試時間的減小可以降低生產(chǎn)成本。結果，測試時間是生產(chǎn)效率和制造商之間競爭的重要因素。
[0011]根據(jù)現(xiàn)有技術，可以僅經(jīng)由在封裝級下執(zhí)行的測試來檢測每個存儲體中元件的潛在(或潛伏)缺陷，且可以僅在封裝級下修復檢測的缺陷元件。然而，如果在封裝級下修復檢測的缺陷元件，則與在晶片級下修復缺陷元件的其他技術相比，生產(chǎn)時間會增加，且消耗更多的生產(chǎn)成本。
[0012]此外，如果在晶片級下的測試期間分配用于存儲體選擇的通道，則可以根據(jù)受到限制的通道的數(shù)目來判定要測試的芯片(裸片)的數(shù)目。即，如果向探針測試裝置分配少量的通道，則盡管應將高速測試應用于探針測試裝置，能夠被同時測試的芯片(裸片)的數(shù)目也會減少。結果，當測試晶片上的所有芯片(裸片)時，總的測試時間會不可避免地增加。
[0013]此外，隨著半導體存儲器件的操作速度快速地增加，測試裝置能夠提供的時鐘和數(shù)據(jù)的速度不能達到半導體存儲器件操作的閾值速度。因此，需求能夠在測試操作中以高速度來傳輸輸入數(shù)據(jù)的半導體測試裝置。
[0014]隨著包括半導體器件的系統(tǒng)的操作速度變得更快，且隨著半導體集成電路(IC)技術的發(fā)展，需要能以高速度來輸出/儲存數(shù)據(jù)的半導體存儲器件。實際上，日益需求能夠儲存更多數(shù)據(jù)且以更高速度來讀取/寫入數(shù)據(jù)的半導體存儲器件。
[0015]結果，半導體存儲器件的設計和制造工藝變得更加復雜，且用于測試制造的半導體存儲器件的工藝也變得復雜且難以實施。例如，要測試的操作的數(shù)目會不可避免地增加，且用于每個操作的測試工藝復雜。換言之，隨著具有更高儲存容量和更高集成度的半導體存儲器件的測試工藝變得更加復雜，需要使用更復雜的算法，且需要用于執(zhí)行復雜算法的更長測試時間。
[0016]因此，用于允許自動測試設備(automatic test equipment, ATE)在外部存取和測試半導體存儲器件的現(xiàn)有測試方法需要非常長的測試時間，從而導致半導體存儲器件的測試效率和生產(chǎn)率降低。

【發(fā)明內(nèi)容】

[0017]本公開的各種實施例涉及一種實質(zhì)上消除由于相關技術的限制和缺點導致的一個或更多個問題的半導體測試裝置。
[0018]本公開的實施例涉及一種用于排除外部數(shù)據(jù)和外部時鐘且在內(nèi)部產(chǎn)生數(shù)據(jù)和高速時鐘信號，以測試雙數(shù)據(jù)速率(DDR)器件的技術。
[0019]根據(jù)本發(fā)明的一個實施例，一種半導體測試裝置包括:時鐘發(fā)生器，適合于在測試模式期間響應于測試模式信號而產(chǎn)生內(nèi)部時鐘；數(shù)據(jù)發(fā)生器，適合于響應于內(nèi)部時鐘而產(chǎn)生內(nèi)部數(shù)據(jù)；以及數(shù)據(jù)鎖存電路，適合于響應于內(nèi)部時鐘而鎖存內(nèi)部數(shù)據(jù)，且將鎖存的數(shù)據(jù)輸出至內(nèi)部邏輯電路。
[0020]根據(jù)本發(fā)明的另一個實施例，一種半導體測試裝置包括:預驅(qū)動器，適合于通過響應于上升時鐘和下降時鐘而驅(qū)動第一輸出數(shù)據(jù)來輸出第一輸出信號；數(shù)據(jù)發(fā)生器，適合于響應于上升時鐘和下降時鐘而產(chǎn)生第二輸出數(shù)據(jù)；內(nèi)部預驅(qū)動器，適合于響應于上升時鐘和下降時鐘而驅(qū)動第二輸出數(shù)據(jù)，并且輸出第二輸出信號；數(shù)據(jù)比較器，適合于通過比較第一輸出信號和第二輸出信號來輸出比較信號；數(shù)據(jù)累加器，適合于響應于上升時鐘和下降時鐘而將比較信號累加；以及輸出驅(qū)動器，適合于在測試模式期間驅(qū)動數(shù)據(jù)累加器的輸出信號。
[0021]應當理解的是，本發(fā)明的之前總體描述和以下詳細描述兩者都并非限制性的，而旨在提供所要求保護的本發(fā)明的進一步解釋。
【附圖說明】
[0022]通過參照結合附圖的以下詳細描述，本發(fā)明的以上和其他的特征和優(yōu)點將變得顯而易見，其中:
[0023]圖1是說明根據(jù)一個實施例的半導體測試裝置的框圖。
[0024]圖2是說明根據(jù)一個實施例的圖1中的半導體測試裝置在正常模式中操作的時序圖。
[0025]圖3是說明根據(jù)一個實施例的圖1中的半導體測試裝置在測試模式中操作的時序圖。
[0026]圖4是說明根據(jù)一個實施例的圖1中所示的數(shù)據(jù)發(fā)生器的詳細電路圖。
[0027]圖5是說明根據(jù)另一個實施例的半導體測試裝置的框圖。
[0028]圖6是說明根據(jù)一個實施例的圖5中所示的半導體測試裝置的操作的時序圖。
[0029]圖7是說明根據(jù)一個實施例的圖5中所示的數(shù)據(jù)比較器的詳細電路圖。
[0030]圖8是說明根據(jù)一個實施例的圖5中所示的數(shù)據(jù)累加器的詳細電路圖。
【具體實施方式】
[0031]現(xiàn)在將詳細地參照本公開的某些實施例，其實例示于附圖中。在任何可能的情況下，在附圖中相同的附圖標記表示相同或相似的部分。
[0032]圖1是說明根據(jù)一個實施例的半導體測試裝置的框圖。半導體測試裝置被實施于數(shù)據(jù)輸入路徑中。
[0033]參見圖1，半導體測試裝置包括輸入測試電路100和內(nèi)部邏輯電路200。輸入測試電路100包括:輸入緩沖器110、時鐘緩沖器120、數(shù)據(jù)鎖存電路130以及數(shù)據(jù)發(fā)生器140。
[0034]輸入緩沖器110緩沖外部輸入數(shù)據(jù)D，且將緩沖的外部輸入數(shù)據(jù)EXT_DATA輸出至數(shù)據(jù)鎖存電路130。時鐘緩沖器120緩沖外部時鐘E_DQS以產(chǎn)生時鐘信號RDQSI_1，或者響應于測試模式信號TM_EN而產(chǎn)生內(nèi)部時鐘信號RDQSI_2。
[0035]時鐘緩沖器120包括外部時鐘緩沖器121和時鐘發(fā)生器122。外部時鐘緩沖器121緩沖外部時鐘E_DQS以產(chǎn)生時鐘信號RDQSI_1，且將時鐘信號RDQSI_1輸出至數(shù)據(jù)鎖存電路130。時鐘發(fā)生器122在測試模式期間響應于測試模式信號TM_EN而產(chǎn)生內(nèi)部時鐘信號RDQSI_2，且將內(nèi)部時鐘信號RDQSI_2輸出至數(shù)據(jù)發(fā)生器140和內(nèi)部邏輯電路200。
[0036]數(shù)據(jù)鎖存電路130響應于由外部時鐘緩沖器121產(chǎn)生的時鐘信號RDQSI_1而鎖存緩沖的外部輸入數(shù)據(jù)EXT_DATA，且將鎖存的外部輸入數(shù)據(jù)EXT_DATA作為輸入數(shù)據(jù)DIAB_R和DIAB_F輸出至內(nèi)部邏輯電路200。另外，數(shù)據(jù)鎖存電路130響應于由時鐘發(fā)生器122產(chǎn)生的