一種基于功耗控制的存儲(chǔ)體片上集成結(jié)構(gòu)及其控制方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于集成電路設(shè)計(jì)領(lǐng)域，涉及一種面向微處理器芯片的大容量?jī)?nèi)嵌存儲(chǔ)體 功耗控制技術(shù)，具體涉及一種基于功耗控制的存儲(chǔ)體片上集成結(jié)構(gòu)及其控制方法。
【背景技術(shù)】
[0002] 隨著微電子技術(shù)的飛速發(fā)展，單片微處理器的晶體管集成度迅速提高，這使得將 傳統(tǒng)的片外存儲(chǔ)器內(nèi)嵌至微處理器內(nèi)部成為可能。隨著片上存儲(chǔ)器容量的不斷增大，其為 微處理器的性能和速度帶來(lái)提升的同時(shí)，也使得微處理器的能耗大幅度增加。能耗問(wèn)題，在 面向空間應(yīng)用領(lǐng)域，已成為空間飛行器有效壽命的制約因素。
[0003] 存儲(chǔ)體的低功耗控制技術(shù)主要分為器件級(jí)和系統(tǒng)級(jí)兩類(lèi)。在器件級(jí)，中國(guó)專(zhuān)利 CN1716602A，名稱(chēng)為層迭式半導(dǎo)體存儲(chǔ)器件，將傳統(tǒng)的二維存儲(chǔ)陣列劃分為若干子存儲(chǔ)體， 存儲(chǔ)體之間采用三維堆疊結(jié)構(gòu)集成在面積更小的芯片上，子存儲(chǔ)體之間采用通孔（via)互 連，用以降低在數(shù)據(jù)傳送過(guò)程中充電和放電不可避免的互連電容以及降低功耗。中國(guó)專(zhuān)利 CN101221808A，名稱(chēng)為半導(dǎo)體存儲(chǔ)器件及其讀出放大器電路，它針對(duì)存儲(chǔ)器讀出放大器電 路的雙晶體管閾值電壓差的偏差對(duì)亞閾值泄露電流的影響，采用多個(gè)下拉電路和一個(gè)上拉 電路構(gòu)成讀出放大器電路，其中一個(gè)下拉電路中晶體管的溝道長(zhǎng)度、溝道寬度這些常數(shù)比 其他下拉電路的晶體管大。在驅(qū)動(dòng)過(guò)程中，首先驅(qū)動(dòng)晶體管常數(shù)大的下拉電路，然后激活另 一個(gè)下拉電路和上拉電路進(jìn)行讀出，從而降低了芯片的消耗電流。然而，器件級(jí)的低功耗技 術(shù)需要重新定制存儲(chǔ)器內(nèi)部結(jié)構(gòu)，其設(shè)計(jì)復(fù)雜度較高、研制周期長(zhǎng)、成本開(kāi)銷(xiāo)較大，并不符 合現(xiàn)代超大規(guī)模集成電路IP復(fù)用設(shè)計(jì)原則。系統(tǒng)級(jí)功耗控制技術(shù)并不改變存儲(chǔ)器內(nèi)部結(jié) 構(gòu)，僅在存儲(chǔ)器外圍構(gòu)建低功耗訪問(wèn)控制電路，并于系統(tǒng)層面統(tǒng)一規(guī)劃全局存儲(chǔ)器功耗開(kāi) 銷(xiāo)。中國(guó)專(zhuān)利CN101552840A，名稱(chēng)為一種降低移動(dòng)終端功耗的方法及移動(dòng)終端，它根據(jù)移動(dòng) 設(shè)備的工作狀態(tài)，動(dòng)態(tài)的決定是否將存儲(chǔ)于功耗較大的DRAM中的共用函數(shù)調(diào)入到功耗較 小的SRAM，同時(shí)修改MMU中不同存儲(chǔ)器件間的地址映射關(guān)系，將處理器單元發(fā)出的地址從 DRAM映射到SRAM中，從而在降低移動(dòng)終端對(duì)電池的消耗。中國(guó)專(zhuān)利CN101520990A，名稱(chēng)為 液晶顯示控制器低功耗的系統(tǒng)設(shè)計(jì)，它對(duì)圖像數(shù)據(jù)流信息進(jìn)行監(jiān)測(cè)和統(tǒng)計(jì)，將一段時(shí)間內(nèi) 監(jiān)測(cè)的色彩組成一個(gè)顏色索引表存儲(chǔ)于功耗較小的SRAM中，然后對(duì)以后的圖像色彩首先 在SRAM中檢索，若檢索匹配則直接顯示，而不需要訪問(wèn)功耗較大的FLASH，從而達(dá)到降低功 耗的目的。這種系統(tǒng)級(jí)的低功耗技術(shù)雖然效果明顯，但也僅適用于在不同類(lèi)型存儲(chǔ)器間的 功耗動(dòng)態(tài)切換，對(duì)同一類(lèi)型大容量存儲(chǔ)器例如SRAM卻無(wú)法應(yīng)用。
[0004] 片上SRAM作為存取速度較快的存儲(chǔ)器，在微處理器設(shè)計(jì)中應(yīng)用愈加廣泛，且容量 需求日益增大，而如何優(yōu)化控制大容量片上SRAM存儲(chǔ)體的功耗開(kāi)銷(xiāo)，是現(xiàn)代微處理器設(shè)計(jì) 中亟待解決的問(wèn)題，經(jīng)檢索相關(guān)專(zhuān)利，尚未發(fā)現(xiàn)有解決該問(wèn)題的方法。

【發(fā)明內(nèi)容】

[0005] 本發(fā)明的目的在于提供一種基于功耗控制的存儲(chǔ)體片上集成結(jié)構(gòu)及其控制方法， 以克服上述現(xiàn)有技術(shù)存在的缺陷，本發(fā)明利用片上SRAM存儲(chǔ)器在不同工作模式下具有的 獨(dú)立電學(xué)參數(shù)特征而構(gòu)建的層次化功耗控制技術(shù)，該技術(shù)不受存儲(chǔ)器件類(lèi)型、存儲(chǔ)容量的 限制，能夠在不影響微處理器性能的前提下，明顯降低大容量片上存儲(chǔ)體的動(dòng)態(tài)功耗，該技 術(shù)在民用和軍用領(lǐng)域均可適用。
[0006] 為達(dá)到上述目的，本發(fā)明采用如下技術(shù)方案：
[0007] -種基于功耗控制的存儲(chǔ)體片上集成結(jié)構(gòu)，包括初級(jí)地址譯碼器及存儲(chǔ)器，存儲(chǔ) 器包括N個(gè)子存儲(chǔ)體，所述存儲(chǔ)器均分為并列的M個(gè)分組，所述初級(jí)地址譯碼器的輸入端接 入總線地址及總線片選信號(hào)，初級(jí)地址譯碼器有M個(gè)分組片選信號(hào)輸出端，分別連接上述M 個(gè)分組的輸入端，每個(gè)分組的輸入端還接有總線地址及總線數(shù)據(jù)信號(hào)，每個(gè)分組的分組數(shù) 據(jù)輸出信號(hào)均連接至第一多路選擇器的輸入端，且第一多路選擇器由初級(jí)地址譯碼器的分 組數(shù)據(jù)輸出選擇信號(hào)控制輸出最終數(shù)據(jù)輸出信號(hào)。
[0008] 進(jìn)一步地，每個(gè)分組包括N/M個(gè)子存儲(chǔ)體以及一個(gè)次級(jí)地址譯碼器，次級(jí)地址譯 碼器的輸入端接入總線地址及分組片選信號(hào)，次級(jí)地址譯碼器有N/M個(gè)組內(nèi)子存儲(chǔ)體片選 信號(hào)輸出端以及一個(gè)組內(nèi)數(shù)據(jù)輸出選擇信號(hào)輸出端，所述的N/M個(gè)組內(nèi)子存儲(chǔ)體片選信號(hào) 輸出端分別與N/M個(gè)子存儲(chǔ)體的片選輸入端相連，每個(gè)分組還包括一個(gè)地址時(shí)序保持單元 及數(shù)據(jù)時(shí)序保持單元，所述地址時(shí)序保持單元的輸入端接入總線地址及分組片選信號(hào)，地 址時(shí)序保持單元有N/M個(gè)組內(nèi)子存儲(chǔ)體地址信號(hào)輸出端，分別與N/M個(gè)子存儲(chǔ)體的地址輸 入端相連，所述數(shù)據(jù)時(shí)序保持單元的輸入端接入總線數(shù)據(jù)信號(hào)及分組片選信號(hào)，數(shù)據(jù)時(shí)序 保持單元有N/M個(gè)組內(nèi)子存儲(chǔ)體數(shù)據(jù)信號(hào)輸出端，分別與N/M個(gè)子存儲(chǔ)體的數(shù)據(jù)輸入端相 連，每個(gè)分組的N/M個(gè)子存儲(chǔ)體的輸出端均連接至第二多路選擇器的輸入端，且第二多路 選擇器由次級(jí)地址譯碼器的組內(nèi)數(shù)據(jù)輸出選擇信號(hào)控制輸出分組數(shù)據(jù)輸出信號(hào)。
[0009] -種基于功耗控制的存儲(chǔ)體片上集成結(jié)構(gòu)的控制方法，包括以下步驟：
[0010]步驟一：將存儲(chǔ)器分為M個(gè)分組，存儲(chǔ)器有N個(gè)子存儲(chǔ)體，即每個(gè)分組包括N/M個(gè) 子存儲(chǔ)體；
[0011] 步驟二：在總線片選信號(hào)的控制下，將總線地址進(jìn)行選擇性譯碼得到M個(gè)分組片 選信號(hào)；
[0012] 步驟三：在分組片選信號(hào)的控制下，將總線地址進(jìn)行選擇性譯碼得到N/M個(gè)組內(nèi) 子存儲(chǔ)體片選信號(hào)，同時(shí)，在分組片選信號(hào)的控制下，將總線地址與總線數(shù)據(jù)通過(guò)地址時(shí)序 保持邏輯與數(shù)據(jù)時(shí)序保持邏輯得到各個(gè)子存儲(chǔ)體的地址與數(shù)據(jù)信號(hào)；
[0013] 步驟四：在組內(nèi)子存儲(chǔ)體片選信號(hào)的控制下，各個(gè)子存儲(chǔ)體輸出數(shù)據(jù)，然后各個(gè)子 存儲(chǔ)體的輸出數(shù)據(jù)經(jīng)選擇性得到分組數(shù)據(jù)輸出信號(hào)；
[0014] 步驟五：各個(gè)分組數(shù)據(jù)輸出信號(hào)經(jīng)選擇性得到最終數(shù)據(jù)輸出信號(hào)。
[0015] 進(jìn)一步地，步驟二中僅對(duì)總線地址的高logM位進(jìn)行譯碼，所以同一時(shí)刻僅有一個(gè) 分組的片選信號(hào)有效，其余分組處于靜態(tài)模式。
[0016] 進(jìn)一步地，步驟三中僅對(duì)總線地址的低log(N/M)位進(jìn)行譯碼，所以同一時(shí)刻僅有 一個(gè)組內(nèi)子存儲(chǔ)體片選信號(hào)有效，其余子存儲(chǔ)體處于空閑模式。
[0017] 與現(xiàn)有技術(shù)相比，本發(fā)明具有以下有益的技術(shù)效果：
[0018] 本發(fā)明針對(duì)大容量片上存儲(chǔ)器在面向微處理器應(yīng)用領(lǐng)域引發(fā)的功耗問(wèn)題，將大容 量片上存儲(chǔ)器分組分塊進(jìn)行功耗控制，采用粗粒度方案將大多數(shù)分組處于最低功耗模式， 僅有一組處于工作模式，以降低整個(gè)存儲(chǔ)器的功耗。
[0019] 進(jìn)一步地，本發(fā)明采用細(xì)粒度方案將惟一處于工作模式的一組按照工作模式和空 閑模式進(jìn)行二次劃分，僅使一個(gè)子存儲(chǔ)體處于工作模式，其余處于空閑模式，從而確保整個(gè) 存儲(chǔ)器以極低的功耗狀態(tài)正常運(yùn)行。
[0020] 本發(fā)明方法采用的是粗粒度與細(xì)粒度相結(jié)合的功耗控制方案，避免了單一采用細(xì) 粒度功耗控制方案帶來(lái)的較高控制邏輯開(kāi)銷(xiāo)，使得方案在低功耗的同時(shí)在成本目標(biāo)上達(dá)到 最優(yōu)。且本發(fā)明具有顯著的可伸縮性，其分組分塊的粒度大小可以根據(jù)存儲(chǔ)容量、功耗指標(biāo) 及開(kāi)銷(xiāo)指標(biāo)自由選擇，產(chǎn)生符合系統(tǒng)需求的配置組合。而且本發(fā)明并不修改存儲(chǔ)器的內(nèi)部 結(jié)構(gòu)，其在外部構(gòu)建的功耗控制結(jié)構(gòu)可以獨(dú)立構(gòu)成IP核，并用于SoC系統(tǒng)快速設(shè)計(jì)，具有較 好的可移