移位寄存單元、移位寄存器、柵極驅(qū)動(dòng)電路和顯示裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及顯示裝置領(lǐng)域，具體地，涉及一種移位寄存單元、一種包括該移位寄存單元的移位寄存器、一種包括該移位寄存器的柵極驅(qū)動(dòng)電路和一種包括該柵極驅(qū)動(dòng)電路的顯示裝置。
【背景技術(shù)】
[0002]隨著科學(xué)技術(shù)的發(fā)展和消費(fèi)者對(duì)高畫質(zhì)的需求，液晶顯示面板也在朝著大尺寸、節(jié)能、輕薄、高分辨率的方向發(fā)展。液晶顯示面板尺寸的增加意味著柵極線和數(shù)據(jù)線的電阻和電容增加，導(dǎo)致了電阻電容的延遲問題。這些問題使得液晶顯示面板在關(guān)機(jī)時(shí)在畫面中會(huì)出現(xiàn)殘影現(xiàn)象。目前，主流電視或者高端移動(dòng)顯示面板都已經(jīng)實(shí)現(xiàn)了全高清顯示，即，分辨率為1920X1080。然而從液晶顯示技術(shù)的發(fā)展趨勢(shì)來看，未來液晶顯示應(yīng)該是實(shí)現(xiàn)超高清顯示以上分辨率，即能夠顯示的分辨率超過3840X2160的圖片。除了分辨率的增加外，在未來，更高的幀掃描頻率，如，120Hz,240Hz也被當(dāng)做是主流的掃描頻率而用來驅(qū)動(dòng)液晶顯示器件。幀掃描頻率的增加和分辨率的提高使得柵極每一行所掃描的時(shí)間大幅下降，這就意味著在有限的行掃描時(shí)間內(nèi)，柵極驅(qū)動(dòng)電壓不能夠完成對(duì)所選行像素的全部充電。
[0003]目前，使用預(yù)充電技術(shù)可以實(shí)現(xiàn)對(duì)高分辨率和高幀掃描頻率的完全充電。但是，這需要使用多個(gè)時(shí)鐘，并且如果相鄰兩行之間的柵極線充電時(shí)間重合不同，所需的時(shí)序控制也可能不同，并且柵極移位寄存器的級(jí)聯(lián)關(guān)系也不同，這就增加了柵極驅(qū)動(dòng)技術(shù)在大尺寸、高分辨率和超高清晰分辨率的產(chǎn)品上的應(yīng)用難度，并且提高了成本，使得該產(chǎn)品不具備競(jìng)爭(zhēng)力。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的在于提供一種移位寄存單元、一種包括該移位寄存單元的移位寄存器、一種包括該移位寄存器的柵極驅(qū)動(dòng)電路和一種包括該柵極驅(qū)動(dòng)電路的顯示裝置。所述移位寄存單元能夠在不增加時(shí)鐘信號(hào)的情況下延長(zhǎng)充電時(shí)間。
[0005]為了是實(shí)現(xiàn)上述目的，作為本發(fā)明的一個(gè)方面，提供一種移位寄存單元，所述移位寄存單元包括:
[0006]上拉晶體管，所述上拉晶體管的柵極與上拉節(jié)點(diǎn)相連，所述上拉晶體管的第一極與高電平輸入端相連；
[0007]下拉晶體管，所述下拉晶體管的柵極與下拉節(jié)點(diǎn)相連，所述下拉晶體管的第一極與所述上拉晶體管的第二極相連，所述下拉晶體管的第二極與低電平輸入端相連；
[0008]存儲(chǔ)電容，所述存儲(chǔ)電容的第一端與所述上拉節(jié)點(diǎn)相連，所述存儲(chǔ)電容的第二端與復(fù)位信號(hào)輸入端相連，通過所述復(fù)位信號(hào)輸入端輸入復(fù)位信號(hào)，其中，所述移位寄存單元還包括:
[0009]驅(qū)動(dòng)輸入模塊，所述驅(qū)動(dòng)輸入模塊的第一端與所述存儲(chǔ)電容的第一端相連，所述驅(qū)動(dòng)輸入模塊的第二端與所述存儲(chǔ)電容的第二端相連，所述驅(qū)動(dòng)輸入模塊的第三端與低電平輸入端相連，所述驅(qū)動(dòng)輸入模塊還包括開始信號(hào)輸入端和第一時(shí)鐘信號(hào)輸入端，通過所述開始信號(hào)輸入端輸入開始信號(hào)，通過所述第一時(shí)鐘信號(hào)輸入端輸入時(shí)鐘信號(hào)；和
[0010]驅(qū)動(dòng)及輸出拉低模塊，所述驅(qū)動(dòng)及輸出拉低模塊的第一端與所述下拉節(jié)點(diǎn)相連，所述驅(qū)動(dòng)及輸出拉低模塊的第二端與所述上拉節(jié)點(diǎn)相連，所述驅(qū)動(dòng)及輸出拉低模塊的第三端與高電平輸入端相連，所述驅(qū)動(dòng)及輸出拉低模塊的第四端與低電平輸入端相連，其中，
[0011]所述開始信號(hào)和所述復(fù)位信號(hào)的脈沖寬度相同，且所述開始信號(hào)和所述復(fù)位信號(hào)的脈沖寬度為所述時(shí)鐘信號(hào)的脈沖寬度的N倍，所述驅(qū)動(dòng)輸入模塊和所述驅(qū)動(dòng)及輸出拉低模塊設(shè)置為能夠使得所述移位寄存單元的輸出信號(hào)的脈沖寬度與所述開始信號(hào)的脈沖寬度相同，其中，N彡2。
[0012]優(yōu)選地，所述驅(qū)動(dòng)輸入模塊和所述驅(qū)動(dòng)及輸出拉低模塊設(shè)置為:當(dāng)所述復(fù)位信號(hào)和所述開始信號(hào)同時(shí)有效時(shí)或者只有所述復(fù)位信號(hào)有效時(shí)，所述驅(qū)動(dòng)輸入模塊能夠向所述驅(qū)動(dòng)及輸出拉低模塊輸出第三下拉控制信號(hào)，以將所述上拉節(jié)點(diǎn)與所述驅(qū)動(dòng)及輸出拉低模塊斷開，且所述驅(qū)動(dòng)輸入模塊能夠維持所述上拉節(jié)點(diǎn)處于高電平狀態(tài)。
[0013]優(yōu)選地，所述驅(qū)動(dòng)輸入模塊和所述驅(qū)動(dòng)及輸出拉低模塊設(shè)置為:
[0014]當(dāng)只有所述開始信號(hào)有效時(shí)，所述驅(qū)動(dòng)輸入模塊能夠向所述驅(qū)動(dòng)及輸出拉低模塊輸出第一下拉控制信號(hào)，以控制所述下拉節(jié)點(diǎn)與所述低電平輸入端導(dǎo)通；
[0015]當(dāng)通過所述第一時(shí)鐘信號(hào)輸入端輸入的時(shí)鐘信號(hào)和所述開始信號(hào)有效且所述復(fù)位信號(hào)無效時(shí)，所述驅(qū)動(dòng)輸入模塊能夠向所述上拉節(jié)點(diǎn)輸出有效信號(hào)，同時(shí)向所述存儲(chǔ)電容充電，且能夠繼續(xù)向所述驅(qū)動(dòng)及輸出拉低模塊輸出所述第一下拉控制信號(hào)，以控制所述下拉節(jié)點(diǎn)與所述低電平輸入端導(dǎo)通；
[0016]當(dāng)只有通過所述第一時(shí)鐘信號(hào)輸入端輸入的時(shí)鐘信號(hào)有效時(shí)，所述驅(qū)動(dòng)輸入模塊能夠向所述驅(qū)動(dòng)及輸出拉低模塊輸出第二下拉控制信號(hào)，以控制所述下拉節(jié)點(diǎn)被上拉為高電平，并且控制所述上拉節(jié)點(diǎn)與所述低電平輸入端導(dǎo)通；
[0017]當(dāng)所述復(fù)位信號(hào)和通過所述第一時(shí)鐘信號(hào)輸入端輸入的時(shí)鐘信號(hào)有效且所述開始信號(hào)無效時(shí)，所述驅(qū)動(dòng)輸入模塊能夠向所述驅(qū)動(dòng)及輸出拉低模塊輸出第四下拉控制信號(hào)，以控制所述下拉節(jié)點(diǎn)被上拉為高電平，并且控制所述上拉節(jié)點(diǎn)與所述低電平輸入端導(dǎo)通。
[0018]優(yōu)選地，所述驅(qū)動(dòng)輸入模塊包括第一晶體管、第二晶體管、第三晶體管和第四晶體管，其中，
[0019]所述第一晶體管的柵極與第一時(shí)鐘信號(hào)輸入端相連，所述第一晶體管的第一極與所述開始信號(hào)輸入端相連，所述第一晶體管的第二極與所述第三晶體管的第一極相連；
[0020]所述第二晶體管的柵極和第一極與所述開始信號(hào)輸入端相連，所述第二晶體管的第二極與所述第三晶體管的柵極相連；
[0021]所述第三晶體管的第二極與所述存儲(chǔ)電容的第一端以及所述上拉節(jié)點(diǎn)相連；
[0022]所述第四晶體管的柵極與所述存儲(chǔ)電容的第二端相連，所述第四晶體管的第一極與所述第三晶體管的柵極相連，所述第四晶體管的第二極與所述低電平輸入端相連。
[0023]優(yōu)選地，所述驅(qū)動(dòng)及輸出拉低模塊包括上拉控制晶體管、第一下拉控制晶體管、反相子模塊和第二下拉控制晶體管，其中，
[0024]所述上拉控制晶體管的柵極與所述下拉節(jié)點(diǎn)相連，所述上拉控制晶體管的第一極與所述上拉節(jié)點(diǎn)相連，所述上拉控制晶體管的第二極與所述低電平輸入端相連；
[0025]所述第一下拉控制晶體管的柵極與所述反相子模塊的輸出端相連，所述第一下拉控制晶體管的第一極與所述第一時(shí)鐘信號(hào)輸入端相連，所述第一下拉控制晶體管的第二極與所述下拉節(jié)點(diǎn)相連；
[0026]所述第二下拉控制晶體管的柵極與所述開始信號(hào)輸入端相連，所述第二下拉控制晶體管的第一極與所述下拉節(jié)點(diǎn)相連，所述第二下拉控制晶體管的第二極與所述低電平輸入端相連；
[0027]所述反相子模塊的第一端與所述高電平輸入端相連，所述反相子模塊的第二端與所述低電平輸入端相連，所述反相子模塊的輸入端與所述開始信號(hào)輸入端相連。
[0028]優(yōu)選地，所述反相子模塊包括第七晶體管和第八晶體管，所述第七晶體管的第一極和柵極與所述高電平輸入端相連，所述第七晶體管的第二極與所述第一下拉控制晶體管的柵極相連，所述第八晶體管的柵極與所述開始信號(hào)輸入端相連，所述第八晶體管的第一極形成為所述反相子模塊的輸出端，并與所述第第一下拉控制晶體管的柵極相連，所述第八晶體管的第二極與所述低電平輸入端相連。
[0029]優(yōu)選地，所述驅(qū)動(dòng)輸入模塊包括第一晶體管、第二晶體管和第三晶體管，其中，
[0030]所述第一晶體管的柵極和第一極與所述開始信號(hào)輸入端相連，所述第一晶體管的第二極與所述第二晶體管的柵極相連；
[0031]所述第二晶體管的第一極與所述第一時(shí)鐘信號(hào)輸入端相連，所述第二晶體管的第二極形成為所述驅(qū)動(dòng)輸入模塊的第一端，以與所述存儲(chǔ)電容的第一端相連；
[0032]所述第三晶體管的柵極形成為所述驅(qū)動(dòng)輸入模塊的第二端，以與所述存儲(chǔ)電容的第二端相連，所述第三晶體管的第一極與所述第一晶體管的第二極相連，所述第三晶體管的第二極形成為所述驅(qū)動(dòng)輸入模塊的第三端，以與所述低電平輸入端相連；
[0033]所述驅(qū)動(dòng)及輸出拉低模塊與所述第一晶體管的第一極相連。
[0034]優(yōu)選地，所述驅(qū)動(dòng)及輸出拉低模塊包括第四晶體管、第十六晶體管、第一反相子模塊、下拉控制子模塊、上拉控制晶體管、第一下拉控制晶體管、第二下拉控制晶體管和第三下拉控制晶體管，其中，
[0035]所述第四晶體管的柵極與所述第一反相子模塊的輸出端相連，所述第四晶體管的第一極與所述復(fù)位信號(hào)輸入端相連，所述第四晶體管的第二極與所述第十六晶體管的第一極相連；
[0036]所述第十六晶體管的柵極與所述開始信號(hào)輸入端相連，所述第十六晶體管的第二極與所述低電平輸入端相連；
[0037]所述第一反相子模塊的第一端與高電平輸入端相連，所述第一反相子模塊的第二端與所述低電平輸入端相連，所述第一反相子模塊的輸入端與所述開始信號(hào)輸入端相連；
[0038]所述上拉控制晶體管的柵極與所述下拉節(jié)點(diǎn)相連，所述上拉控制晶體管的第一極與所述上拉節(jié)點(diǎn)相連，所述上拉控制晶體管的第二極與所述低電平輸入端相連；
[0039]所述第一下拉控制晶體管的柵極與所述下拉控制子模塊的輸出端相連，所述第一下拉控制晶體管的第一極能夠至少在通過所述第一時(shí)鐘信號(hào)端輸入低電平時(shí)接入高電平，所述第一下拉控制晶體管的第二極與所述下拉節(jié)點(diǎn)相連；
[0040]所述第二下拉控制晶體管的柵極與所述開始信號(hào)輸入端相連，所述第二下拉控制晶體管的第一極與所述下拉節(jié)點(diǎn)相連，所述第二下拉控制晶體管的第二極與所述低電平輸入端相連；
[0041]所述第三下拉控制晶體管的第一極與所述第一時(shí)鐘信號(hào)輸入端相連，所述第三下拉控制晶體管的第二極與所述下拉節(jié)點(diǎn)相連，所述第三下拉控制晶體管的柵極與所述第四晶體管的第二極相連；
[0042]所述下拉控制子模塊的第一端與所述高電平輸入端相連，所述下拉控制子模塊的第二端與所述低電平輸入端相連，所述下拉控制子模塊的輸出端與所述第一下拉控制晶體管的柵極相連，在所述開始信號(hào)有效和/或所述復(fù)位信號(hào)有效時(shí)向所述下拉控制子模塊輸入高電平信號(hào)能夠使得所述下拉控制子模塊向所述第一下拉控制晶體管的柵極輸出低電平信號(hào)，在所述復(fù)位信號(hào)結(jié)束后向所述下拉控制子模塊輸入低電平信號(hào)能夠使得所述下拉控制子模塊向所述第一下拉控制晶體管的柵極輸出高電平信號(hào)。
[0043]優(yōu)選地，所述第一反相子模塊包括第七晶體管和第八晶體管，所述第八晶體管的柵極和第一極與所述高電平輸入端相連，所述第八晶體管的第二極與所述第七晶體管的第一極相連，所述第七晶體管的柵極與所述開始信號(hào)輸入端相連，所述第七晶體管的第二極與所述低電平信號(hào)輸入端相連。
[0044]優(yōu)選地，所述下拉控制子模塊包括第十二晶體管、第十三晶體管和第十四晶體管，所述第十二晶體管的第一極和柵極與所述高電平輸入端相連，所述第十二晶體管的第二極與所述第十三晶體管的第一極相連，所述第十三晶體管的柵極與所述開始信號(hào)輸入端或者所述第一晶體管的第二極相連，所述第十三晶體管的第二極與所述低電平輸入端相連，所述第十四晶體管的柵極與所述第四晶體管的第二極或所述復(fù)位信號(hào)輸入端相連，所述第十四晶體管的第一極與所述下拉控制子模塊的輸出端相連，所述第十四晶體管的第二極與所述低電平輸入端相連。
[0045]優(yōu)選地，所述第一下拉控制晶體管的第一極與所述高電平輸入端相連；或者，
[0046]所述移位寄存單元包括第二時(shí)鐘信號(hào)輸入端，通過所述第二時(shí)鐘信號(hào)輸入端輸入的時(shí)鐘信號(hào)與通過所述第一時(shí)鐘信號(hào)端輸入的時(shí)鐘信號(hào)反相，所述第一下拉控制晶體管的第一極與所述第二時(shí)鐘信號(hào)輸入端相連。
[0047]作為本發(fā)明的另一方面，提供一種移位寄存器，所述移位寄存器包括移位寄存單
J L.ο
[0048]優(yōu)選地，所述移位寄存器包括級(jí)聯(lián)的多級(jí)移位寄存單元、高電平信號(hào)線、低電平信號(hào)線、第一時(shí)鐘信號(hào)線、第二時(shí)鐘信號(hào)線，其中，所述第一時(shí)鐘信號(hào)線提供的時(shí)鐘信號(hào)與所述第二時(shí)鐘信號(hào)線提供的時(shí)鐘信號(hào)相位相反，所述移位寄存單元為本發(fā)明所提供的上述移位寄存單元，所述第一時(shí)鐘信號(hào)線與奇數(shù)級(jí)的移位寄存單元的第一時(shí)鐘信號(hào)輸入端相連，所述第二時(shí)鐘信號(hào)線與偶數(shù)級(jí)的移位寄存單元的第一時(shí)鐘信號(hào)輸入端相連，所述高電平信號(hào)線與所述高電平輸入端相連，所述低電平信號(hào)線與所述低電平信號(hào)輸入端相連。
[0049]作為本發(fā)明的再一個(gè)方面，提供一種柵極驅(qū)動(dòng)電路，所述柵極驅(qū)動(dòng)電路包括移位寄存器，其中，所述移位寄存器為本發(fā)明所提供的上述移位寄存器。
[0050]作為本發(fā)明的還一個(gè)方面，提供一種顯示裝置，所述顯示裝置包括柵極驅(qū)動(dòng)電路，其中，所述柵極驅(qū)動(dòng)電路為本發(fā)明所提供的上述柵極驅(qū)動(dòng)電路。
[0051]在本發(fā)明所提供的移位寄存單元中，通過設(shè)置驅(qū)動(dòng)輸入模塊和驅(qū)動(dòng)及輸出拉低模塊的結(jié)構(gòu)可以實(shí)現(xiàn)只通過要改變開始信號(hào)的持續(xù)時(shí)間即可實(shí)現(xiàn)改變輸出信號(hào)的持續(xù)時(shí)間，而無需對(duì)時(shí)鐘信號(hào)進(jìn)行改進(jìn)，從而簡(jiǎn)化了移位寄存單元的結(jié)構(gòu)。
[0052]當(dāng)包括本發(fā)明所提供的移位寄存單元的移位寄存器對(duì)柵線進(jìn)行充電時(shí)，只需通過改變開始信號(hào)(即，輸入信號(hào))持續(xù)的時(shí)間即可實(shí)現(xiàn)對(duì)柵線的充電時(shí)間的改變，而不需要進(jìn)行時(shí)鐘信號(hào)的改變，并且也不需要對(duì)電路進(jìn)行改動(dòng)和工藝改進(jìn)，可以實(shí)現(xiàn)大尺寸、超高分辨率和高幀掃描頻率窄邊框產(chǎn)品上的應(yīng)用，有效降低大尺寸、高分辨率和高幀掃描窄邊框產(chǎn)品的工藝難度。
【附圖說明】
[0053]附圖是用來提供對(duì)本發(fā)明的進(jìn)一步理解，并且構(gòu)成說明書的一部分，與下面的【具體實(shí)施方式】一起用于解釋本發(fā)明，但并