半導(dǎo)體存儲裝置及nand型快閃存儲器的程序化方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明有關(guān)于半導(dǎo)體存儲裝置的輸出入數(shù)據(jù)的錯誤檢測修正，且特別有關(guān)于NAND型快閃存儲器的輸入數(shù)據(jù)的錯誤檢測修正及其程序。
【背景技術(shù)】
[0002]快閃存儲器、DRAM等的半導(dǎo)體裝置中，集成度逐年增加，要制造出良好或沒有缺陷的存儲元件變得困難。因此，在存儲器芯片上會利用一種冗余機制，來補償在制造過程中發(fā)生的存儲器元件的物理性缺陷。例如，在一種冗余機制中，通過設(shè)置冗余存儲器來補償具有物理性缺陷的存儲元件。而半導(dǎo)體存儲器除了使用冗余存儲器來進行物理性補償外，也會使用錯誤檢測修正電路(ECC:Error Checking Correct1n)來作為軟件錯誤的處理對策。
[0003]NAND型快閃存儲器中，反復(fù)地程序化或抹去數(shù)據(jù)，使得隧道絕緣層劣化造成電荷保持性變差、被隧道絕緣層所捕捉的電子使臨界值電壓產(chǎn)生變動，引起位錯誤。專利文獻I中，搭載了錯誤檢測修正電路作為這種位錯誤的處理對策。特別是，靠近塊選擇晶體管的存儲單元，由于微影刻蝕所形成的圖樣的不均勻或是擴散層形成時的離子注入的不均勻，使得位錯誤率有偏高的傾向，為了補償更多這樣的錯誤而儲存了 ECC碼。
[0004]NAND型快閃存儲器有I個存儲單元儲存I位的數(shù)據(jù)的類型，也有I個存儲單元儲存多位的數(shù)據(jù)的類型。專利文獻2中，揭露了這種多位的數(shù)據(jù)的錯誤修正機制。專利文獻3更揭露一種快閃存儲器，將ECC運算(ECC parity)附加于輸入的數(shù)據(jù)來產(chǎn)生ECC符號，將產(chǎn)生的ECC符號寫入實體存儲區(qū)塊，當(dāng)從實體存儲區(qū)塊讀出的頁數(shù)據(jù)有錯誤時通過ECC符號來修正錯誤，將修正的錯誤數(shù)目到達門檻值以上的實體存儲區(qū)塊視為警告實體存儲區(qū)塊并登入表格，在數(shù)據(jù)寫入時降低選擇警告實體存儲區(qū)塊的優(yōu)先順位。
[0005]【背景技術(shù)】文獻
[0006]專利文獻1:日本特開2010-152989號公報
[0007]專利文獻2:日本特開2008-165805號公報
[0008]專利文獻3:日本特開2010-79486號公報
[0009]圖1說明將已知的ECC電路整合于芯片上的NAND型快閃存儲器的程序化實施例。從外部輸出入端輸入的程序化數(shù)據(jù)載入分頁緩沖/感測電路400。當(dāng)載入結(jié)束時，傳送電路410接著將分頁緩沖/感測電路400保持的程序化數(shù)據(jù)傳送到ECC電路420。傳送電路410例如包括可在雙方傳輸數(shù)據(jù)的復(fù)數(shù)的傳輸晶體管，各晶體管被共通連接至各柵極的控制信號TG所驅(qū)動。ECC電路420將收到的數(shù)據(jù)進行ECC計算，產(chǎn)生錯誤修正符號(錯誤碼)。產(chǎn)生的錯誤修正符號被ECC電路420送回分頁緩沖/感測電路400的既定領(lǐng)域。之后，分頁緩沖/感測電路400將輸入的程序化數(shù)據(jù)及錯誤修正符號程序化至存儲器陣列中被選擇的頁面。
[0010]然而，分頁緩沖/感測電路400往ECC電路420的數(shù)據(jù)的傳送時間可能變得比較大。假設(shè)分頁緩沖/感測電路400以區(qū)段單位來接收數(shù)據(jù)，而ECC電路420要對區(qū)段單位的數(shù)據(jù)進行ECC處理的話，程序化數(shù)據(jù)在分頁緩沖/感測電路400的全部的區(qū)段傳送結(jié)束為止都無法程序化。伴隨著高度集成化使得每I頁的位數(shù)增加的話，數(shù)據(jù)傳送時間及ECC電路運算所需要的時間成比例地增加。因此，結(jié)果將造成程序化數(shù)據(jù)程序化至存儲器陣列的時間變長。

【發(fā)明內(nèi)容】

[0011]本發(fā)明目的在于解決上述已知的問題，而提供了一種半導(dǎo)體存儲裝置，能夠維持數(shù)據(jù)的可靠度并且嘗試使程序化動作高速化，該半導(dǎo)體存儲裝置包括:存儲器陣列；數(shù)據(jù)保持元件，保持從該存儲器陣列讀出的數(shù)據(jù)，或者是保持要寫入該存儲器陣列的數(shù)據(jù)；輸入元件；錯誤檢測修正元件，進行數(shù)據(jù)的錯誤檢測修正；供給元件，將來自該輸入元件的輸入數(shù)據(jù)并列地供給至該數(shù)據(jù)保持元件及該錯誤檢測修正元件；以及寫入元件，將該錯誤檢測修正元件處理來自該供給元件的數(shù)據(jù)而產(chǎn)生的錯誤修正符號寫入該數(shù)據(jù)保持元件。
[0012]半導(dǎo)體存儲裝置更包括:程序化元件，當(dāng)元件該錯誤修正符號寫入該數(shù)據(jù)保持元件后，將保持于該數(shù)據(jù)保持元件的數(shù)據(jù)程序化至存儲器陣列。該程序化元件進行程序化時，該供給元件將輸入該輸入元件的數(shù)據(jù)供給至該錯誤檢測修正元件。當(dāng)該數(shù)據(jù)保持元件分割為多個區(qū)段時，該供給元件將區(qū)段單位的數(shù)據(jù)提供至該錯誤檢測修正元件，該錯誤檢測修正元件以進行區(qū)段單位的數(shù)據(jù)的錯誤檢測修正。半導(dǎo)體存儲裝置更包括:數(shù)據(jù)傳送元件，設(shè)置于該數(shù)據(jù)保持元件及該錯誤檢測修正元件之間，其中該數(shù)據(jù)傳送元件會在讀出動作進行時將保持于該數(shù)據(jù)保持元件的數(shù)據(jù)傳送至該錯誤檢測修正元件，在程序化動作進行時不會將保持于該數(shù)據(jù)保持元件的數(shù)據(jù)傳送至該錯誤檢測修正元件。半導(dǎo)體存儲裝置更包括:控制元件，根據(jù)來自外部的指令控制程序化動作及讀出動作。該數(shù)據(jù)傳送元件被該控制元件所控制。該存儲器陣列是NAND型存儲陣列。
[0013]本發(fā)明的NAND型快閃存儲器的程序化方法包括:將從外部端輸入的程序化數(shù)據(jù)并列地載入分頁緩沖器及錯誤檢測修正電路；將該錯誤檢測修正電路產(chǎn)生的錯誤修正符號連結(jié)到該程序化數(shù)據(jù)，寫入該分頁緩沖器；以及將保持于分頁緩沖器的程序化數(shù)據(jù)及該錯誤修正符號程序化至存儲器陣列中被選擇的分頁。NAND型快閃存儲器的程序化方法更包括:根據(jù)外部輸入的指令來判定是否為程序化動作；以及當(dāng)判定為程序化動作時，將該外部端輸入的程序化數(shù)據(jù)載入該錯誤檢測修正電路。
[0014]根據(jù)本發(fā)明，將輸入數(shù)據(jù)并列地載入數(shù)據(jù)保持元件及錯誤檢測修正元件，使錯誤檢測修正元件產(chǎn)生的錯誤修正符號寫入數(shù)據(jù)保持元件，因此不需要從數(shù)據(jù)保持元件往錯誤修正手段的實質(zhì)的數(shù)據(jù)傳送，能夠嘗試縮短程序化的時間。
【附圖說明】
[0015]圖1為用來說明已知的NAND型快閃存儲器的輸入數(shù)據(jù)的實施例示意圖。
[0016]圖2為顯示本發(fā)明實施例的NAND型快閃存儲器的全體概略架構(gòu)。
[0017]圖3為顯示本發(fā)明實施例的存儲器陣列的NAND串列的架構(gòu)的電路圖。
[0018]圖4為顯示本發(fā)明實施例的快閃存儲器在程序化時施加于各部位的電壓的實施例示意圖。
[0019]圖5為說明輸入至本發(fā)明實施例的快閃存儲器的數(shù)據(jù)的流程圖。
[0020]圖6為顯示本發(fā)明實施例的快閃存儲器的輸出入緩沖器的實施例示意圖。
[0021]圖7為說明本發(fā)明實施例的慣用領(lǐng)域的數(shù)據(jù)的ECC處理。
[0022]圖8為說明本發(fā)明實施例的慣用領(lǐng)域的數(shù)據(jù)的ECC處理。
[0023]圖9為說明本發(fā)明實施例的備用領(lǐng)域的數(shù)據(jù)的ECC處理。
[0024]圖10為說明已知的快閃存儲器的程序化動作時的ECC處理的流程圖。
[0025]圖11為說明本發(fā)明實施例的快閃存儲器的程序化動作時的ECC處理的流程圖。
[0026]附圖標(biāo)號
[0027]10?快閃存儲器；
[0028]100?存儲器陣列；
[0029]110、110-1?110-7?輸出入緩沖器；
[0030]112?輸出緩沖器；
[0031]114?切換電路；
[0032]120 ?ECC 電路；
[0033]120A?ECC電路/寫入電路；
[0034]130?位址暫存器；
[0035]140?控制器；
[0036]150?字元線選擇電路；
[0037]160?分頁緩沖/感測電路；
[0038]170?行選擇電路；
[0039]180?內(nèi)部電壓產(chǎn)生電路；
[0040]200?傳送電路；
[0041]300?慣用領(lǐng)域；
[0042]310?備用領(lǐng)域；
[0043]311 ?315 ?領(lǐng)域；
[0044]400?分頁緩沖/感測電路；
[0045]410?傳送電路；
[0046]420 ?ECC 電路；
[0047]Di?輸入數(shù)據(jù)；
[0048]GBL ?位線；
[0049]MCi (i = O、1、…、31)?存儲單元；
[0050]NU?NAND串列、串列單元；
[0051]PO?P7?外部輸出入端；
[0052]S⑶、SGS?選擇柵極線；
[0053]SL?源極線；
[0054]SW?切換信號；
[0055]TD?位線選擇晶體管；
[0056]TS?源極線選擇晶體管；
[0057]TG?控制信號(驅(qū)動信號)；
[0058]Vers?抹除電壓；
[0059]Vpgm?程序化電壓；
[0060]Vpass?通過電壓；
[0061]Vread?讀出通過電壓；
[0062]WL?字元線。
【具體實施方式】
[0063]接著，參照附圖詳細說明本發(fā)明的實施例。在此，會以NAND型快閃存儲器為例。在附圖中為了容易了解而強調(diào)各部位，但必須留意附圖與實際的裝置尺寸不同。
[0064]實施例
[0065]本發(fā)明實施例的快閃存儲器的典型架構(gòu)顯示于圖2。然而，在此所示的快閃存儲器的架構(gòu)僅為一例，本發(fā)明并不限定于這種架構(gòu)。本實施例的快閃存儲器10包括:存儲器陣列100，由配置成行列狀的復(fù)數(shù)存儲單元所形成；輸出入緩沖器110，連