一種移位寄存器、柵極驅動電路及顯示裝置的制造方法
【技術領域】
[0001]本發(fā)明涉及顯示技術領域，尤指一種移位寄存器、柵極驅動電路及顯示裝置。
【背景技術】
[0002]在科技發(fā)展日新月異的現(xiàn)今時代中，液晶顯示器已經(jīng)廣泛地應用在電子顯示產(chǎn)品上，如電視機、計算機、手機及個人數(shù)字助理裝置等。液晶顯示器包括數(shù)據(jù)驅動裝置(SourceDriver)、柵極驅動裝置(Gate Driver)及液晶顯示面板等。其中，液晶顯示面板中具有像素陣列，而柵極驅動裝置用以依序開啟像素陣列中對應的像素行，以將數(shù)據(jù)驅動器輸出的像素數(shù)據(jù)傳輸至像素，進而顯示待顯圖像。
[0003]目前，柵極驅動裝置一般通過陣列工藝形成在液晶顯示器的陣列基板上，即陣列基板行驅動(Gate Driver on Array, GOA)工藝，這種集成工藝不僅節(jié)省了成本，而且可以做到液晶面板(Panel)兩邊對稱的美觀設計，同時，也省去了柵極集成電路(1C，Integrated Circuit)的綁定(Bonding)區(qū)域以及扇出(Fan-out)區(qū)域的布線空間，從而可以實現(xiàn)窄邊框的設計；并且，這種集成工藝還可以省去柵極掃描線方向的Bonding工藝，從而提尚了廣能和良率。
[0004]現(xiàn)有的柵極驅動裝置通常由多個級聯(lián)的移位寄存器構成，各級移位寄存器中包括有多個開關晶體管。當在大面積制備時導致各級移位寄存器中的開關晶體管的特性不一致時，尤其是閾值電壓不一致時，會造成有的移位寄存器錯誤輸出。
[0005]因此如何拓寬移位寄存器對開關晶體管的閾值電壓的要求，是本領域技術人員亟需解決的技術問題。

【發(fā)明內(nèi)容】

[0006]本發(fā)明實施例提供一種移位寄存器、柵極驅動電路及顯示裝置，用于拓寬移位寄存器對開關晶體管的閾值電壓的要求。
[0007]因此，本發(fā)明實施例提供的一種移位寄存器，包括:第一輸入模塊、第二輸入模塊、驅動控制模塊和輸出控制模塊；其中，
[0008]所述第一輸入模塊的第一輸入端用于接收輸入信號，第二輸入端用于接收第一時鐘信號，輸出端與第一節(jié)點相連；所述第一輸入模塊用于在所述第一時鐘信號為低電位時將所述輸入信號提供給所述第一節(jié)點；
[0009]所述第二輸入模塊的第一輸入端用于接收低電位信號，第二輸入端用于接收所述第一時鐘信號，輸出端與第二節(jié)點相連；所述第二輸入模塊用于在所述第一時鐘信號為低電位時將所述低電位信號提供給所述第二節(jié)點；
[0010]所述驅動控制模塊的第一輸入端用于接收所述第一時鐘信號，第二輸入端用于接收第二時鐘信號，第三輸入端用于接收第一高電位信號，第四輸入端用于接收第二高電位信號，第一信號端與第一節(jié)點相連，第二信號端與第二節(jié)點相連，第一輸出端與所述移位寄存器的級聯(lián)信號輸出端相連，第二輸出端與第三節(jié)點相連；所述驅動控制模塊用于在所述輸入信號為低電位時拉低所述第一節(jié)點和所述第二節(jié)點的電位，拉高所述級聯(lián)信號輸出端和所述第三節(jié)點的電位；在第一預設階段拉低所述第一節(jié)點、所述級聯(lián)信號輸出端和所述第三節(jié)點的電位，拉高所述第二節(jié)點的電位；在第二預設階段拉高所述第一節(jié)點、所述級聯(lián)信號輸出端和所述第三節(jié)點的電位，拉低所述第二節(jié)點的電位；所述第一預設階段為所述輸入信號由低電位變?yōu)楦唠娢恢笏龅诙r鐘信號第一次為低電位時的階段，所述第二預設階段為除了所述第一預設階段之外的所述輸入信號為高電位時的階段；
[0011]所述輸出控制模塊的第一輸入端與所述第三節(jié)點相連，第二輸入端用于接收所述低電位信號，第三輸入端用于接收第一高電位信號，輸出端與所述移位寄存器的驅動信號輸出端相連；所述輸出控制模塊用于在第三節(jié)點的電位為低電位時，將所述第一高電位信號提供給所述驅動信號輸出端，或在所述第三節(jié)點的電位為高電位時，將所述低電位信號提供給所述驅動信號輸出端。
[0012]具體地，在本發(fā)明實施例提供的上述移位寄存器中，所述第二高電位信號的電位大于所述第一高電位信號的電位，所述第一時鐘信號與所述第二時鐘信號相位相反，且當所述輸入信號為低電位時，所述第一時鐘信號為低電位。
[0013]在一種可能的實施方式中，在本發(fā)明實施例提供的上述移位寄存器中，所述驅動控制模塊，具體包括:第一控制單元和第二控制單元；其中，
[0014]所述第一控制單元的第一端用于接收所述第一時鐘信號、第二端用于接收所述第二時鐘信號、第三端用于接收所述第一高電位信號、第四端用于接收所述第二高電位信號，第五端與所述第一節(jié)點相連、第六端與所述第二節(jié)點相連，第七端與所述第三節(jié)點相連；所述第一控制單元用于:在所述第一時鐘信號為低電位且所述第一節(jié)點的電位為低電位時，拉低所述第二節(jié)點的電位；在所述第一預設階段拉低所述第一節(jié)點的電位，拉高所述第二節(jié)點的電位；在所述第二預設階段拉高所述第一節(jié)點的電位，拉低所述第二節(jié)點的電位；
[0015]所述第二控制單元的第一端用于接收所述第二時鐘信號、第二端用于接收所述第一高電位信號、第三端用于接收所述第二高電位信號，第四端與所述第一節(jié)點相連、第五端與所述第二節(jié)點相連、第六端與所述級聯(lián)信號輸出端相連，第七端與所述第三節(jié)點相連；所述第二控制單元用于:在所述第一節(jié)點的電位為低電位時，將所述第二時鐘信號分別提供給所述級聯(lián)信號輸出端和所述第三節(jié)點；在所述第二節(jié)點的電位為低電位時，將所述第一高電位信號提供給所述級聯(lián)信號輸出端，將所述第二高電位信號提供給所述第三節(jié)點。
[0016]在一種可能的實施方式中，在本發(fā)明實施例提供的上述移位寄存器中，所述第一控制單元，具體包括:節(jié)點控制子模塊，電壓保持子模塊和電壓下拉子模塊；其中，
[0017]所述節(jié)點控制子模塊的第一端用于接收所述第一時鐘信號，第二端用于接收所述第二時鐘信號，第三端用于接收第一高電位信號，第四端與所述第一節(jié)點相連，第五端與所述第二節(jié)點相連；所述節(jié)點控制子模塊用于在所述第一預設階段拉高所述第二節(jié)點的電位，在所述第一節(jié)點的電位為低電位且所述第一時鐘信號為低電位時，拉低所述第二節(jié)點的電位，在所述第二節(jié)點的電位為低電位且所述第二時鐘信號為低電位時，拉高所述第一節(jié)點的電位；
[0018]所述電壓下拉子模塊的一端與所述第一節(jié)點相連，另一端與所述第三節(jié)點相連，用于在所述第一預設階段進一步拉低所述第一節(jié)點的電位；
[0019]所述電壓保持子模塊的一端與所述第二節(jié)點相連，另一端用于接收所述第二高電位信號，所述電壓保持子模塊用于在所述第二預設階段、且所述第二輸入模塊和所述節(jié)點控制子模塊均不向所述第二節(jié)點輸出信號時，保持所述第二節(jié)點的電位為上一階段時的電位。
[0020]在一種可能的實施方式中，在本發(fā)明實施例提供的上述移位寄存器中，所述節(jié)點控制子模塊具體包括:第一開關晶體管、第二開關晶體管和第三開關晶體管；其中，
[0021]所述第一開關晶體管，其柵極與所述第一節(jié)點相連，源極用于接收所述第一時鐘信號，漏極與所述第二節(jié)點相連；
[0022]所述第二開關晶體管，其柵極與所述第二節(jié)點相連，源極用于接收所述低電位信號，漏極與所述第三開關晶體管的源極相連；
[0023]所述第三開關晶體管，其柵極用于接收所述第二時鐘信號，漏極與所述第一節(jié)點相連。
[0024]在一種可能的實施方式中，在本發(fā)明實施例提供的上述移位寄存器中，所述電壓保持子模塊具體包括:第一電容；其中，
[0025]所述第一電容的一端與所述第二節(jié)點相連，所述第一電容的另一端用于接收所述第二高電位信號。
[0026]在一種可能的實施方式中，在本發(fā)明實施例提供的上述移位寄存器中，所述電壓下拉子模塊具體包括:第二電容；其中，
[0027]所述第二電容的一端與所述第一節(jié)點相連，所述第二電容的另一端與所述第三節(jié)點相連。
[0028]在一種可能的實施方式中，在本發(fā)明實施例提供的上述移位寄存器中，所述第二控制單元，具體包括:上拉控制子模塊和下拉控制子模塊；其中，
[0029]所述上拉控制子模塊的第一端與所述第二節(jié)點相連，第二端用于接收所述第一高電位信號，第三端用于接收所述第二高電位信號，第四端與所述級聯(lián)信號輸出端相連，第五端與所述第三節(jié)點相連；所述上拉控制子模塊用于在所述第二節(jié)點的電位為低電位時，將所述第一高電位信號提供給所述級聯(lián)信號輸出端，將所述第二高電位信號提供給所述第三節(jié)點；
[0030]所述下拉控制子模塊的第一端與所述第一節(jié)點相連，第二端用于接收所述第二時鐘信號，第三端與所述級聯(lián)信號輸出端相連，第四端與所述第三節(jié)點相連；所述下拉控制子模塊用于在所述第一節(jié)點的電位為低電位時，將所述第二時鐘信號分別提供給所述級聯(lián)信號輸出端和所述第三節(jié)點。
[0031]在一種可能的實施方式中，在本發(fā)明實施例提供的上述移位寄存器中，所述上拉控制子模塊具體包括:第四開關晶體管和第五開關晶體管；其中，
[0032]所述第四開關晶體管，其柵極與所述第二節(jié)點相連，源極用于接收所述第一高電位信號，漏極與所述級聯(lián)信號輸出端相連；
[0033]所述第五開關晶體管，其柵極與所述第二節(jié)點相連，源極用于接收所述第二高電位信號，漏極與所述第三節(jié)點相連。
[0034]在一種可能的實施方式中，在本發(fā)明實施例提供的上述移位寄存器中，所述下拉控制子模塊具體包括:第六開關晶體管和第七開關晶體管；其中，
[0035]所述第六開關晶體管，其柵極與所述第一節(jié)點相連，源極用于接收所述第二時鐘信號，漏極與所述級聯(lián)信號輸出端相連；
[0036]所述第七開關晶體管，其柵極與所述第一節(jié)點相連，源極用于接收所述第二時鐘信號，漏極與所述第三節(jié)點相連。
[0037]在一種可能的實施方式中，在本發(fā)明實施例提供的上述移位寄存器中，所述輸出控制模塊，具體包括:節(jié)點上拉單元、節(jié)點下拉單元、上拉輸出單元和下拉輸出單元；其中，
[0038]所述節(jié)點上拉單元的第一端與所述第三節(jié)點相連、第二端用于接收所述第一高電位信號，第三端與第四節(jié)點相連；所述節(jié)點上拉單元用于在所述第三節(jié)點的電位為低電位時，將所述第一高電位信號提供給所述第四節(jié)點；
[0039]所述節(jié)點下拉單元的第一端與所述第四節(jié)點相連，第二端用于接收所述低電位信號，第三端用于接收所述第二時鐘信號，第四端用于接收所述第一時鐘信號；所述節(jié)點下拉單元用于在所述第一時鐘信號為低電位時，將所述低電位信號提供給所述第四節(jié)點，在第二預設階段且所述第二時鐘信號為低電位時進一步拉低所述第四節(jié)點的電位；
[0040]所述上拉輸出單元的第一端與所述第三節(jié)點相連，第二端用于接收所述第一高電位信號，第三端與所述驅動信號輸出端相連；所述上拉輸出單元用于在所述第三節(jié)點的