快閃存儲器及其編程方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明主要關(guān)于一種半導(dǎo)體存儲裝置，特別是關(guān)于NADN型快閃存儲器及其編程方法。
【背景技術(shù)】
[0002]快閃記憶廣泛的用于數(shù)碼相機、智能手機等電子機器中作為存儲裝置。在這樣的市場下對于快閃存儲器有體積小、容量大的需求，更有高速、低電源消耗的需求。再者，快閃存儲器更有一定的數(shù)據(jù)可覆寫次數(shù)及數(shù)據(jù)維持特性的需求。
[0003]典型的快閃存儲器以N型MOS結(jié)構(gòu)的存儲器單元所構(gòu)成。電子累積于存儲器單元的電荷累積層中，存儲器單元的臨界值往正方向偏移，舉例來說，此狀態(tài)作為“O”。另一方面，電子從存儲器單元的電荷累積層放出，存儲器單元的臨界值往負(fù)方向偏移，舉例來說，此狀態(tài)作為“I”。圖1顯示存儲器單元內(nèi)“O”與“I”的臨界值分布范圍，存儲器單元的臨界值在此分布范圍內(nèi)作寫入控制。
[0004]由于存在工藝的參數(shù)變動與時間的變化等變動的要素，各存儲器的通道氧化膜與電荷累積層，并不一定在所有存儲器單元中都是均勻的。換句話說，有些存儲器單元容易注入電子，有些存儲器單元不容易注入電子，施加相同的寫入電壓至二者，兩者的臨界值的偏移量(變動量)也相對地不同。因此，舉例來說，在進行寫入頁面時，有些存儲器單元累積了充分的電子而可達到“O”的臨界值的分布范圍內(nèi)，然而有些存儲器單元累積了不充分的電子而無法達到“O”的臨界值的分布范圍內(nèi)。一般來說，通過寫入的驗證可再次施加寫入電壓至電子注入不充分的存儲器單元，以達到“O”的臨界值分布范圍內(nèi)。
[0005]日本專利第3626221號公報揭露了可縮小存儲器單元的臨界值分布范圍，以及可進行高速電子注入的快閃存儲器。該快閃存儲器將寫入電壓分為多個脈沖，并且施加到存儲器單元的柵極。如圖2A所示，施加至控制柵的最初的Vpp脈沖電壓為Vcgo，寫入脈沖僅僅緩慢上升AVpp。脈沖寬度為一既定時間At，而用于一次電子注入操作的存儲器單元臨界值的最大變化量AVth等于AVpp。此外,如圖2B所示的寫入脈沖,各Vpp脈沖維持一定的dVpp/dt，僅連續(xù)上升AVpp。因此，注入電子期間的浮動?xùn)艠O電位可以大致固定，抑制通道氧化膜的劣化到最小。
[0006]在快閃存儲器中，區(qū)塊內(nèi)的頁面在編程完成后，有幾個要素會造成存儲器臨界值的分布范圍變動。臨界值變動的主要原因包括，背景圖案相依度(Background PatternDependency ；BPD)、浮動?xùn)诺碾娙輋禹合、驗證對讀取的補償?shù)?。圖3A用以說明通過此寄生影響造成存儲器單元臨界值變動的實施例。理想的存儲器單元中在編程完成后相對的臨界值的范圍在0.15V的范圍內(nèi)，而驗證對讀取的補償、背景圖案相依度、浮動?xùn)诺碾娙蓠詈?FGcoupling)相對的臨界值分布范圍較廣。
[0007]此外，隨著電路線縮小，由于隨機電報噪聲(Random Telegraph Noise ；RTN)晶體管的臨界值產(chǎn)生變化為已知。再者，頁面編程的驗證降低用于減少刪除狀態(tài)的存儲器單元的電流，亦即源極的反彈下降，此存儲器單元的臨界值有變動的可能性。通過隨機電報噪聲與源極的次要影響(源極的浮動/反彈)，編程的驗證中原先應(yīng)該無法“PASS (合格)”的位元被表示為“PASS”。該位元在編程結(jié)束的后，如圖3B所示，臨界值分布于區(qū)域Q而無法到達臨界值分布范圍。

【發(fā)明內(nèi)容】

[0008]為了解決上述現(xiàn)有的問題，本發(fā)明提供一種快閃存儲器及其編程方法以抑制存儲器單元臨界值的變動。
[0009]本發(fā)明解決問題的技術(shù)方案為:
[0010]本發(fā)明提供一種快閃存儲器，具有多個NAND型存儲器單元所構(gòu)成的一存儲器陣列，包括:一選擇元件，選擇所述存儲器陣列的一頁面；一設(shè)定元件，設(shè)定對一位線編程或編程禁止的一位線電壓；一施加元件，施加一編程脈沖至所選擇的頁面；一驗證元件，判斷編程是否合格；一判斷元件，根據(jù)驗證結(jié)果辨識從合格變?yōu)椴缓细竦囊徊缓细衿拼鎯ζ鲉卧?，其中，?dāng)具有所述不合格偏移存儲器單元時，所述設(shè)定元件將所述不合格偏移存儲器單元的所述位線電壓設(shè)定為一緩和電壓以緩和下一個編程脈沖的電壓。
[0011]較佳的所述緩和電壓為二編程脈沖之間的步進電壓。
[0012]較佳的所述緩和電壓于編程用的電壓與編程禁止用的電壓之間。
[0013]較佳的所述判斷元件通過比較編程脈沖施加的前后的驗證結(jié)果，判斷是否具有所述不合格偏移存儲器單元。
[0014]較佳的所述判斷元件具有一存儲元件用以存儲所述驗證元件所產(chǎn)生的驗證結(jié)果，所存儲的驗證結(jié)果用于辨識所述不合格偏移存儲器單元。
[0015]本發(fā)明另提供一種編程方法，適用于具有多個NAND型存儲器單元所構(gòu)成的一存儲器陣列的一快閃存儲器，所述編程方法包括:根據(jù)編程數(shù)據(jù)將位線設(shè)置為編程用的電壓或編程禁止用的電壓；施加編程脈沖至所選擇的頁面；對所選擇頁面的編程進行驗證；以及當(dāng)驗證結(jié)果為具有從合格變?yōu)椴缓细竦囊徊缓细衿拼鎯ζ鲉卧獣r，將所述不合格偏移存儲器單元的所述位線電壓設(shè)定為一緩和電壓以緩和下一個編程脈沖的電壓。
[0016]較佳的所述緩和電壓為二編程脈沖之間的步進電壓。
[0017]較佳的實施例中，通過比較編程脈沖施加的前后的驗證結(jié)果，辨識所述不合格偏移存儲器單元。
[0018]通過本發(fā)明可減少由隨機電報噪聲或源極反彈等造成的存儲器單元臨界值的變化。
【附圖說明】
[0019]圖1為顯示快閃存儲器的刪除狀態(tài)以及寫入狀態(tài)的臨界值的示意圖；
[0020]圖2A、2B為顯示一實施的傳統(tǒng)的快閃存儲器的存儲器單元施加寫入的脈沖的說明圖；
[0021]圖3A為存儲器單元的臨界值分布的變化的要素的說明圖；
[0022]圖3B為傳統(tǒng)的快閃存儲器單元的編程的問題的說明圖；
[0023]圖4為根據(jù)本發(fā)明一實施例的快閃存儲器的組成的方塊圖；
[0024]圖5為根據(jù)本發(fā)明一實施例的存儲器陣列的NAND串的組成的電路圖；
[0025]圖6為顯示根據(jù)本發(fā)明一實施例的快閃存儲器的編程時施加至各單元的電壓；
[0026]圖7為顯示根據(jù)本發(fā)明的一實施例快閃存儲器的編程操作的流程圖；
[0027]圖8為顯示施加編程脈沖時的臨界值的偏移的示意圖；
[0028]圖9為顯示施加編程脈沖時的驗證結(jié)果與位元線電壓之間的關(guān)系的示意圖。
[0029]符號說明:
[0030]100?快閃存儲器
[0031]110?存儲器陣列
[0032]120?輸入輸出緩沖器
[0033]130?地址暫存器
[0034]140?數(shù)據(jù)暫存器
[0035]150?控制器
[0036]152?驗證存儲器
[0037]160?字線選擇電路
[0038]170?頁面緩沖器/感測電路
[0039]180?行選擇電路
[0040]190?內(nèi)部電壓產(chǎn)生電路
[0041]Ax?列地址信息
[0042]Ay?行地址信息
[0043]Cl、C2、C3?控制信號
[0044]GBLO、GBLl、GBLn-1、GBLn ?位線
[0045]MC0、MC1、MC2、MC31 ?存儲器單元
[0046]NU?單元組
[0047]P1、P2、P3、P4、P5 ?編程脈沖
[0048]Q?區(qū)域
[0049]S⑶、SGS?選擇柵極線
[0050]SL?共同源極線
[0051]TD、TS?選擇晶體管
[0052]Vers?刪除電壓
[0053]Vfy?驗證電壓
[0054]Vpass?通過電壓
[0055]Vpgm?編程電壓
[0056]Vread?讀出電壓
[0057]Vcc、Vcgo、VdcU Δ Vpgm> Δ Vpp ?電壓 Vt ?臨界值
[0058]WL0、WL1、WL2、WL31 ?字線
【具體實施方式】
[0059]接著，配合所附圖式對本發(fā)明的實施例作詳細說明如下。在本發(fā)明較佳的實施型態(tài)中，以NAND型的快閃存儲器作為例子。此外，為了方便辨別，在圖式中會強調(diào)各個部分，需注意的是圖式的比例與實際裝置并不一定要相同。
[0060]圖4為顯示根據(jù)本發(fā)明一實施例的快閃存儲器組成的方塊圖。然而，所示的快閃存儲器的組成僅為舉例，本發(fā)明并非限制于此。
[0061]本發(fā)明的快閃存儲器100包括存儲器陣列110以行列狀排列的多個存儲器單元所構(gòu)成、輸入輸出緩沖器120，暫存外部輸入輸出端I/O所連接的輸入輸出數(shù)據(jù)、地址暫存器130，接收輸入輸出緩沖器120的地址數(shù)據(jù)、數(shù)據(jù)暫存器140，暫存輸入輸出的數(shù)據(jù)、控制器150，接收來自輸入輸出數(shù)據(jù)緩沖器120的命令數(shù)據(jù)，以及根據(jù)外部控制信號(圖示中未顯示的芯片使能信號或地址閂鎖使能信號等)提供控制信號C1、C2、C3以控制各單元、驗證存儲器152，存儲編程驗證的結(jié)果、字線選擇電路160，根據(jù)解碼來自地址暫存器130的列地址信息Ax的解碼結(jié)果，進行區(qū)塊選擇以及字線選擇、頁面緩沖器/感測電路170，暫存字線選擇電路160選取的頁面讀取出的數(shù)據(jù)，暫存選取的頁面寫入的數(shù)據(jù)、行選擇電路180，根據(jù)解碼來自地址暫存器130的行地址信息Ay解碼結(jié)果，進行位線選擇、以及內(nèi)部電壓產(chǎn)生電路190產(chǎn)生數(shù)據(jù)的讀取、編程、以及刪除所必需的電壓(編程電壓Vpgm、通過電壓Vpass、讀出電壓Vread、刪除電壓Vers等等)。
[0062]本發(fā)明的一實施例的存儲器陣列110，具有以行方向配置的多個區(qū)塊BLK(O)、
BLK(I).....BLK(m)區(qū)塊一側(cè)的端點設(shè)置頁面緩沖器/感測電路170。然而，頁面緩沖器/
感測電路170亦可設(shè)置于另一側(cè)的端點，或者是設(shè)置于兩側(cè)的端點。
[0063]在一個存儲器區(qū)塊中，如圖5所示，形成多個NAND單元組，其中NAND單元組NU為多個串聯(lián)的存儲器單元，一個存儲器區(qū)塊內(nèi)有n+1個單元組NU以列方向配置。每個單元組NU，包括由串聯(lián)的多個存儲器單元MCi (i=0、1.....31)、在其中一端耦接至存儲器單元
MC31的漏極側(cè)的選擇晶體管TD以及另一端耦接至存儲器單元MCO的源極側(cè)的選擇晶體管TS所組成。選擇晶體管TD的漏極耦接至對應(yīng)的位線GBL，而選擇晶體管TS的源極則耦接至共同源極線SL。
[0064]存儲器單元MCi的控制柵極分別耦接至對應(yīng)的字線WLi，選擇晶體管TD、TS的柵極分別耦接至與字線WL平行的選擇柵極線SGD、SGS。字線選擇電路160，在根據(jù)列地址Ax作區(qū)塊選擇時，通過該區(qū)塊的選擇柵極信號SGS、SGD選擇性地驅(qū)動選擇晶體管TD以及TS。另外，雖圖5顯示一種典型的單元組結(jié)構(gòu)，然而單元組亦可包括虛擬單元。
[0065]典型的存儲器單元具有一 MOS構(gòu)造，其包括在P型阱內(nèi)形成的N型