一種閃存電路及編程方法
【技術領域】
[0001]本發(fā)明涉及半導體領域，尤其涉及一種閃存電路及編程方法。
【背景技術】
[0002]電可擦可編程只讀存儲器(閃存，ElectricallyErasable ProgrammableRead-Only Memory)是一種以字節(jié)(Byte)為最小修改單位、可以通過電子方式多次復寫的半導體存儲設備。相比可擦可編程只讀存儲器(EPROM，Erasable Programmable Read-OnlyMemory)，閃存不需要用紫外線照射，也不需取下，就可以用特定的電壓，來抹除芯片上的信息，以便寫入新的數(shù)據(jù)。由于閃存的優(yōu)秀性能以及在線上操作的便利，它被廣泛用于需要經(jīng)常擦除的B1S芯片以及閃存芯片，并逐步替代部分有斷電保留需要的隨機存取存儲器(RAM, Random Access Memory)芯片，甚至取代部分的硬盤功能，與高速RAM成為二十一世紀最常用且發(fā)展最快的兩種存儲技術。
[0003]由于對閃存進行編程時，需要施加電平較高的電壓，而閃存電路中包含低壓電路部分，需要在存儲陣列和低壓電路之間配置隔離電路。
[0004]現(xiàn)有的隔離電路由高壓管構成，電路面積較大，成本較高。

【發(fā)明內(nèi)容】

[0005]本發(fā)明解決的技術問題是如何減小閃存電路中隔離電路的面積，降低隔離電路的成本。
[0006]為解決上述技術問題，本發(fā)明實施例提供一種閃存電路，所述閃存電路包括:編程電路、存儲陣列、隔離陣列以及低壓譯碼電路；
[0007]所述存儲陣列耦接于所述編程電路和所述隔離陣列之間；
[0008]所述隔離陣列耦接于所述存儲陣列和所述低壓譯碼電路之間；
[0009]所述存儲陣列包括依次排布的閃存結(jié)構，所述閃存結(jié)構包括:半導體襯底、位線結(jié)構、字線結(jié)構、浮柵結(jié)構和控制柵結(jié)構；所述半導體襯底內(nèi)部具有摻雜阱，所述摻雜阱形成源極和漏極；所述位線結(jié)構包括位線結(jié)構一和位線結(jié)構二，分別連接漏極和源極；所述字線結(jié)構位于所述位線結(jié)構一和位線結(jié)構二之間；所述浮柵結(jié)構包括浮柵結(jié)構一和浮柵結(jié)構二，分別位于所述字線結(jié)構和所述位線結(jié)構之間；所述控制柵結(jié)構包括控制柵結(jié)構一和控制柵結(jié)構二，分別位于所述浮柵結(jié)構的表面；所述位線結(jié)構、字線結(jié)構和浮柵結(jié)構均位于所述半導體襯底的表面；所述浮柵結(jié)構一與位線結(jié)構一、浮柵結(jié)構二與位線結(jié)構二各對應一個存儲單元；
[0010]所述隔離陣列包括至少一行所述閃存結(jié)構，所述隔離陣列每行閃存結(jié)構的數(shù)目對應于所述存儲陣列中的位線的數(shù)目。
[0011]可選的，位于同一列的所述閃存結(jié)構中的所述位線結(jié)構分別連接至所述位線，每列閃存結(jié)構對應兩條位線；
[0012]或每行中相鄰兩個所述閃存結(jié)構共用所述位線結(jié)構，每η列閃存結(jié)構對應n+1條位線，η彡I ;
[0013]或每行中相鄰兩個所述閃存結(jié)構為一組，每組閃存結(jié)構共用所述兩個閃存結(jié)構之間的位線結(jié)構，每兩列閃存結(jié)構對應三條位線。
[0014]可選的，所述隔離陣列包括隔離陣列字線和隔離陣列控制柵線；
[0015]所述隔離陣列中每行閃存結(jié)構的字線結(jié)構共同連接至所述隔離陣列字線；
[0016]所述隔離陣列中每行閃存結(jié)構的控制柵結(jié)構共同連接至所述隔離陣列控制柵線。
[0017]可選的，所述編程電路包括:至少一行PMOS管，所述至少一行PMOS管的數(shù)目對應于所述存儲陣列中的位線的數(shù)目；
[0018]所述至少一行PMOS管中每個PMOS管的漏極耦接至所述隔離陣列中與該PMOS管位于同一列的閃存結(jié)構的其中一個位線結(jié)構，并耦接至所述存儲陣列中與該PMOS管位于同一列的位線；
[0019]所述PMOS管柵極適于分別被施加不同的電壓，進行全部選中或者依據(jù)地址選中的操作。
[0020]可選的，所述編程電路還包括:
[0021]第一 PMOS管，所述至少一行PMOS管中的每個PMOS管的源極相連接，共同連接至所述第一 PMOS管的漏極；
[0022]所述第一 PMOS管和所述至少一行PMOS管的柵極適于被施加電壓，以進行全部選中或者依據(jù)地址選中的操作。
[0023]可選的，所述低壓譯碼電路，包括:至少一行NMOS管，所述每行NMOS管的數(shù)目對應于所述存儲陣列中的位線的數(shù)目；
[0024]所述至少一行NMOS管中的每個NMOS管的漏極分別耦接至所述隔離陣列中與該PMOS管位于同一列的閃存結(jié)構的另一個位線結(jié)構；
[0025]所述NMOS管柵極適于分別被施加不同的電壓，進行全部選中或者依據(jù)地址選中。
[0026]本發(fā)明實施例還提供一種如前所述的閃存電路的編程方法，包括:
[0027]預充階段，所述閃存電路中位線結(jié)構的電壓預充至第一電平；
[0028]抑制保護階段，所述對應位線結(jié)構、相鄰位線結(jié)構一和相鄰位線結(jié)構二的電壓置為抑制保護電壓；
[0029]編程階段，對所述存儲陣列進行編程；
[0030]編程間隙階段，向所述對應位線結(jié)構、相鄰位線結(jié)構一和相鄰位線結(jié)構二施加抑制保護電壓；
[0031]復位階段，將所述閃存電路復位；對所述存儲單元選中時，該存儲單元對應的位線稱為選中位線；與所述選中的存儲單元位于同一閃存結(jié)構的存儲單元對應的位線稱為對應位線；同一行中與所述對應位線相鄰的另一位線稱為相鄰位線一；與所述相鄰位線一位于同一閃存結(jié)構的另一位線稱為相鄰位線二。
[0032]可選的，所述預充階段包括:
[0033]向所述編程電路中各個PMOS管的柵極施加電壓以全部選中；
[0034]向所述編程電路中第一 PMOS管的漏極施加IV至3V電壓；
[0035]向所述隔離陣列控制柵線施加OV電壓；
[0036]向所述隔離陣列字線施加OV電壓；
[0037]向所述低壓譯碼電路的柵極施加電壓以全部選中；
[0038]向所述選中位線結(jié)構、對應位線結(jié)構、相鄰位線結(jié)構一和相鄰位線結(jié)構二施加第二電平的電壓。
[0039]可選的，所述抑制保護階段還包括:
[0040]向所述編程電路中各個PMOS管的柵極施加電壓以全部選中；
[0041]向所述編程電路中第一 PMOS管的漏極施加IV至3V電壓；
[0042]向所述隔離陣列控制柵線施加OV電壓；
[0043]向所述隔離陣列字線施加第二電平的電壓；
[0044]向所述低壓譯碼電路的柵極施加電壓以依據(jù)地址選中；
[0045]向所述選中位線結(jié)構施加所述第二電平的電壓。
[0046]可選的，所述編程階段包括:
[0047]向所述編程電路中各個PMOS管的柵極施加電壓以依據(jù)地址選中；
[0048]向所述編程電路中第一 PMOS管的漏極施加5V至6V電壓；
[0049]向所述隔離陣列控制柵線施加OV電壓；
[0050]向所述隔離陣列字線施加第二電平的電壓；
[0051]向所述低壓譯碼電路的柵極施加電壓以依據(jù)地址選中；
[0052]向所述選中位線結(jié)構施加第二電平的電壓；
[0053]向所述對應位線結(jié)構和所述相鄰位線結(jié)構一施加第三電平的電壓；
[0054]向所述相鄰位線結(jié)構二施加抑制保護電壓。
[0055]可選的，所述編程間隙階段還包括:
[0056]向所述編程電路中各個PMOS管的柵極施加電壓以全部選中；
[0057]向所述編程電路中第一 PMOS管的漏極施加IV至3V電壓；
[0058]向所述隔離陣列控制柵線施加OV電壓；
[0059]向所述隔離陣列字