用于收緊閾值電壓寬度以避免編程干擾的編程方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及用于非易失性存儲(chǔ)裝置的技術(shù)。
【背景技術(shù)】
[0002]半導(dǎo)體存儲(chǔ)器設(shè)備已變得愈加普遍地用于各種電子設(shè)備中。例如，非易失性半導(dǎo)體存儲(chǔ)器用于蜂窩式電話、數(shù)碼相機(jī)、個(gè)人數(shù)字助理、移動(dòng)計(jì)算設(shè)備、非移動(dòng)計(jì)算設(shè)備以及其他設(shè)備中。電可擦除可編程只讀存儲(chǔ)器(EEPROM)和閃速存儲(chǔ)器在最普遍的非易失性半導(dǎo)體存儲(chǔ)器之中。
[0003]EEPROM和閃速存儲(chǔ)器兩者均利用位于半導(dǎo)體襯底中的溝道區(qū)上方且與其隔離的浮置柵極。浮置柵極位于源極區(qū)與漏極區(qū)之間?？刂茤艠O設(shè)置在浮置柵極上方并且與浮置柵極隔離。晶體管的閾值電壓由保持在浮置柵極上的電荷量控制。也就是說(shuō)，在晶體管導(dǎo)通之前必須施加到控制柵極以允許其源極與漏極之間導(dǎo)電的最小電壓量由浮置柵極上的電荷電平控制。
[0004]當(dāng)對(duì)EEPROM或閃速存儲(chǔ)器設(shè)備進(jìn)行編程時(shí)，通常將編程電壓施加到控制柵極并且將位線接地。來(lái)自溝道的電子注入浮置柵極中。當(dāng)電子在浮置柵極中聚集時(shí)，浮置柵極變?yōu)閹ж?fù)電，并且存儲(chǔ)器單元的閾值電壓升高，使得存儲(chǔ)器單元處于編程狀態(tài)。關(guān)于編程白勺更多信息可以查閱題為 “Source Side Self Boosting Technique For Non-VolatileMemory”的美國(guó)專利 6，859，397 和題為“Detecting Over Programmed Memory”的美國(guó)專利6,917, 542，兩個(gè)專利的全部?jī)?nèi)容通過(guò)引用并入本文中。
[0005]一些EEPROM和閃速存儲(chǔ)器設(shè)備具有用于存儲(chǔ)兩個(gè)電荷范圍的浮置柵極，因此，存儲(chǔ)器單元可在兩個(gè)狀態(tài)(與數(shù)據(jù)“I”和數(shù)據(jù)“O”對(duì)應(yīng)的擦除狀態(tài)和編程狀態(tài))之間被編程/擦除。這樣的設(shè)備被稱為二進(jìn)制設(shè)備或雙態(tài)設(shè)備。
[0006]通過(guò)識(shí)別多個(gè)不同的允許閾值電壓范圍來(lái)實(shí)現(xiàn)多態(tài)閃速存儲(chǔ)器單元。每個(gè)不同的閾值電壓范圍與在存儲(chǔ)器單元中被編碼的數(shù)據(jù)位組的預(yù)定值對(duì)應(yīng)。通常，可以使用2N個(gè)閾值電壓范圍(也被稱為數(shù)據(jù)狀態(tài))來(lái)表示每存儲(chǔ)器單元N個(gè)數(shù)據(jù)位。每存儲(chǔ)器單元使用高數(shù)量的數(shù)據(jù)位使得能夠制造具有高數(shù)據(jù)密度的閃存設(shè)備，從而降低了每個(gè)閃存設(shè)備的總成本。編程到存儲(chǔ)器單元中的數(shù)據(jù)與存儲(chǔ)器單元的閾值電壓范圍之間的具體關(guān)系取決于存儲(chǔ)器單元所采用的數(shù)據(jù)編碼方案。例如，第6，222，762號(hào)美國(guó)專利和第2004/0255090號(hào)美國(guó)專利申請(qǐng)公布描述了用于多態(tài)閃速存儲(chǔ)器單元的各種數(shù)據(jù)編碼方案，兩者的全部?jī)?nèi)容通過(guò)引用并入本文中。
[0007]通常，將編程電壓(Vpgm)作為一系列脈沖施加到存儲(chǔ)器單元的控制柵極。編程脈沖的幅度隨每個(gè)連續(xù)脈沖而增加了預(yù)定步長(zhǎng)(例如，0.2v、0.3v、0.4v等)。在編程操作期間，將高電壓施加到選擇的字線(WL)并且將O伏特施加到選擇的位線(BL)，其中未選擇的WL保持處于傳導(dǎo)電壓并且未選擇的BL保持處于比編程電壓低的某個(gè)電壓。當(dāng)期望對(duì)選擇的WL上的一個(gè)存儲(chǔ)器單元進(jìn)行編程而不對(duì)連接至同一字線的其他存儲(chǔ)器單元進(jìn)行編程時(shí)出現(xiàn)問(wèn)題。因?yàn)榫幊屉妷罕皇┘拥脚c選擇的WL連接的全部存儲(chǔ)器單元，所以字線上的未選擇的存儲(chǔ)器單元(不是要被編程的存儲(chǔ)器單元)，尤其是與被選擇用于進(jìn)行編程的存儲(chǔ)器單元相鄰的存儲(chǔ)器單元，可能無(wú)意中被編程。對(duì)選擇的WL上的未選擇的存儲(chǔ)器單元的無(wú)意編程被稱為“編程干擾”。編程干擾通常在低電壓電平存儲(chǔ)器單元中更嚴(yán)重，并且在使用高編程電壓時(shí)增加。
[0008]另一個(gè)問(wèn)題是浮置柵極與浮置柵極耦合。浮置柵極與浮置柵極耦合現(xiàn)象在已被在不同時(shí)間編程的相鄰存儲(chǔ)器單元組之間最顯著地發(fā)生。例如，第一存儲(chǔ)器單元被編程為將電荷電平添加到與一組數(shù)據(jù)對(duì)應(yīng)的該第一存儲(chǔ)器單元的浮置柵極。隨后，一個(gè)或多個(gè)相鄰存儲(chǔ)器單元被編程為將電荷電平添加到與第二組數(shù)據(jù)對(duì)應(yīng)的該一個(gè)或更多個(gè)相鄰存儲(chǔ)器單元的浮置柵極。在對(duì)一個(gè)或更多個(gè)相鄰存儲(chǔ)器單元進(jìn)行編程之后，從第一存儲(chǔ)器單元讀取的電荷電平由于被耦合到第一存儲(chǔ)器單元的相鄰存儲(chǔ)器單元上的電荷效應(yīng)而與經(jīng)編程的電平不同。與相鄰存儲(chǔ)器單元的耦合可以使被讀取的表觀電荷電平偏移足以導(dǎo)致對(duì)所存儲(chǔ)的數(shù)據(jù)的錯(cuò)誤讀取的量。
[0009]多態(tài)設(shè)備更關(guān)注浮置柵極與浮置柵極耦合的影響，因?yàn)樵诙鄳B(tài)設(shè)備中，所允許的閾值電壓范圍和禁止范圍比在二進(jìn)制設(shè)備中更窄。因此，浮置柵極與浮置柵極耦合可能導(dǎo)致存儲(chǔ)器單元從允許閾值電壓范圍偏移到禁止范圍。
[0010]當(dāng)將數(shù)據(jù)編程為多個(gè)狀態(tài)(例如，而不是二進(jìn)制編程)時(shí)，重要的是編程處理足夠精確以使得讀取處理可以明確區(qū)分不同的閾值電壓分布。編程的精確度與在編程處理之后已編程的存儲(chǔ)器單元的閾值電壓的分布相關(guān)。閾值電壓分布越緊，越容易明確地讀取存儲(chǔ)器單元。為了獲得緊密的閾值電壓分布，使用了大量的編程脈沖。使用高數(shù)量的編程脈沖導(dǎo)致在編程操作期間施加到WL的高編程電壓，這(在某些情況下)會(huì)導(dǎo)致更多編程干擾。
【附圖說(shuō)明】
[0011]圖1是NAND串的頂視圖。
[0012]圖2是NAND串的等效電路圖。
[0013]圖3是非易失性存儲(chǔ)器系統(tǒng)的框圖。
[0014]圖4是描繪了感測(cè)塊的一個(gè)實(shí)施例的框圖。
[0015]圖5是描繪了存儲(chǔ)器陣列的一個(gè)實(shí)施例的框圖。
[0016]圖6是描述了用于編程的處理的一個(gè)實(shí)施例的流程圖。
[0017]圖7是描述了用于將數(shù)據(jù)編程到存儲(chǔ)器單元塊中的處理的一個(gè)實(shí)施例的流程圖。
[0018]圖8是描述了用于對(duì)非易失性存儲(chǔ)器進(jìn)行編程的處理的一個(gè)實(shí)施例的流程圖。
[0019]圖9描繪了三個(gè)編程脈沖以及施加在編程脈沖之間的驗(yàn)證脈沖。
[0020]圖10描繪了閾值電壓分布的示例組并且描述了用于對(duì)非易失性存儲(chǔ)器進(jìn)行編程的處理。
[0021]圖11描繪了將數(shù)據(jù)編碼成與閾值電壓分布相關(guān)聯(lián)的一組數(shù)據(jù)狀態(tài)的示例。
[0022]圖12A至圖12E示出了多階段編程的一個(gè)示例。
[0023]圖13是描述了根據(jù)本技術(shù)的一個(gè)實(shí)施例的多階段編程的流程圖。
[0024]圖14A至圖14D描述了根據(jù)本技術(shù)的一個(gè)實(shí)施例的多階段編程。
[0025]圖15A至圖15D描述了根據(jù)本技術(shù)的另一實(shí)施例的多階段編程。
[0026]圖16A至圖16D描述了根據(jù)本技術(shù)的另一實(shí)施例的多階段編程。
【具體實(shí)施方式】
[0027]用于在對(duì)一組非易失性存儲(chǔ)元件進(jìn)行編程時(shí)實(shí)現(xiàn)緊密閾值分布以避免編程干擾的一個(gè)解決方案是使用多階段編程處理。多階段編程處理的第一階段包括:將非易失性存儲(chǔ)元件中的至少子集的閾值電壓從擦除分布改變?yōu)橐粋€(gè)或多個(gè)中間分布。多階段編程處理的中間階段包括:將非易失性存儲(chǔ)元件中的至少部分非易失性存儲(chǔ)元件的閾值電壓改變?yōu)閿?shù)據(jù)閾值電壓分布中的適當(dāng)分布。在執(zhí)行多階段編程處理的中間階段之后執(zhí)行的多階段編程處理的后一階段包括:僅收緊數(shù)據(jù)閾值電壓分布中的子集。在一個(gè)實(shí)施例中，執(zhí)行多階段編程處理的中間階段包括:將非易失性存儲(chǔ)元件編程為數(shù)據(jù)閾值電壓分布中的全部分布；以及執(zhí)行多階段編程處理的后一階段包括:收緊低狀態(tài)數(shù)據(jù)閾值電壓分布，而不收緊高狀態(tài)數(shù)據(jù)閾值電壓分布。
[0028]可以實(shí)現(xiàn)本文中描述的技術(shù)的非易失性存儲(chǔ)系統(tǒng)的一個(gè)示例是使用NAND結(jié)構(gòu)的閃速存儲(chǔ)器系統(tǒng)，其包括布置夾在兩個(gè)選擇柵極之間的串聯(lián)的多個(gè)晶體管。串聯(lián)的晶體管和選擇柵極被稱為NAND串。圖1是示出了一個(gè)NAND串的頂視圖。圖2是其等效電路。圖1和圖2中描繪的NAND串包括串聯(lián)的且?jiàn)A在(漏極側(cè))選擇柵極120與(源極側(cè))選擇柵極122之間的四個(gè)晶體管100、102、104以及106。選擇柵極120將NAND串經(jīng)由位線接觸部126連接至位線。選擇柵極122將NAND串連接至源極線128。通過(guò)向選擇線S⑶施加適當(dāng)?shù)碾妷簛?lái)控制選擇柵極120。通過(guò)向選擇線SGS施加適當(dāng)?shù)碾妷簛?lái)控制選擇柵極122。晶體管100、102、104以及106中的每一個(gè)均具有控制柵極和浮置柵極。例如，晶體管100具有控制柵極100CG和浮置柵極100FG。晶體管102包括控制柵極102CG和浮置柵極102FG。晶體管104包括控制柵極104CG和浮置柵極104FG。晶體管106包括控制柵極106CG和浮置柵極106FG。控制柵極100CG連接至字線WL3，控制柵極102CG連接至字線WL2，控制柵極104CG連接至字線WLl，并且控制柵極106CG連接至字線WLO。
[0029]注意，雖然圖1和圖2示出了 NAND串中的四個(gè)存儲(chǔ)器單元，但是僅提供四個(gè)存儲(chǔ)器單元的使用作為示例。NAND串可以少于四個(gè)存儲(chǔ)器單元或多于四個(gè)存儲(chǔ)器單元。例如，一些NAND串具有128個(gè)或更多個(gè)存儲(chǔ)器單元。本文中的討論不限于NAND串中的任何具體數(shù)量的存儲(chǔ)器單元。一個(gè)實(shí)施例使用具有66個(gè)存儲(chǔ)器單元的NAND串，其中64個(gè)存儲(chǔ)器單元用于存儲(chǔ)數(shù)據(jù)，并且存儲(chǔ)器單元中的兩個(gè)存儲(chǔ)器單元由于其不存儲(chǔ)數(shù)據(jù)而被稱為偽存儲(chǔ)器單兀(dummy memory cell)。
[0030]使用NAND結(jié)構(gòu)的閃速存儲(chǔ)器系統(tǒng)的典型架構(gòu)包括若干NAND串。每個(gè)NAND串通過(guò)由選擇線SGS控制的其源極選擇柵極而連接至公共源極線，并且通過(guò)由選擇線SGD控制的其漏極選擇柵極而連接至其關(guān)聯(lián)的位線。每條位線和經(jīng)由位線接觸部連接至該位線的相應(yīng)的(一個(gè)或多個(gè))NAND串包括存儲(chǔ)器單元陣列的列。位線由多個(gè)NAND串共用。通常，位線沿垂直于字線的方向在NAND串之上運(yùn)行并且連接至感測(cè)放大器。
[0031]在以下美國(guó)專利/專利申請(qǐng)中提供了 NAND型閃速存儲(chǔ)器及其操作的相關(guān)示例:美國(guó)專利第5，570，315號(hào)；美國(guó)專利第5，774，397號(hào)；美國(guó)專利第6，046，935號(hào)；美國(guó)專利第6，456，528號(hào)；以及美國(guó)專利公布第US2003/0002348號(hào)，其全部?jī)?nèi)容通過(guò)引用并入本文中。
[0032]除NAND閃速存儲(chǔ)器外，還可以使用其他類型的非易失性存儲(chǔ)設(shè)備來(lái)實(shí)現(xiàn)本文中描述的新技術(shù)。例如，TANOS結(jié)構(gòu)(由硅襯底上的TaN-A1203-SiN-Si02堆疊層構(gòu)成)也可以與本文中描述的技術(shù)一起使用，該TANOS結(jié)構(gòu)基本上是利用在氮化層中俘獲電荷的存儲(chǔ)器單元(代替浮置柵極)。用在閃速EEPROM系統(tǒng)中的另一類型的存儲(chǔ)器單元利用非導(dǎo)電介電材料來(lái)代替導(dǎo)電浮置柵極以按非易失性方式儲(chǔ)存電荷。在Chan等人的文章“ATrue Single-Transistor Oxide-Nitride-0xide EEPROM Device^(IEEE Electron DeviceLetters，第EDL-8卷，第3期，1987年3月，第93頁(yè)至第95頁(yè))中對(duì)這樣的存儲(chǔ)器單元進(jìn)行了描述。由氧化硅、氮化硅、和氧化硅(“0N0”)形成的三層電介質(zhì)夾在存儲(chǔ)器單元溝道上方的導(dǎo)電控制柵極與半導(dǎo)電襯底的表面之間。通過(guò)將來(lái)自存儲(chǔ)器單元溝道的電子注入到氮化物中來(lái)對(duì)存儲(chǔ)器單元進(jìn)行編程，其中電子被俘獲并且儲(chǔ)存在有限的區(qū)域中。這樣儲(chǔ)存的電荷然后以可檢測(cè)的方式來(lái)改變存儲(chǔ)器單元的溝道的一部分的閾值電壓。通過(guò)將熱空穴注入到氮化物中來(lái)對(duì)存儲(chǔ)器單元進(jìn)行擦除。此外，參見(jiàn)Nozaki等人的“A 1-Mb EEPROMwith M0N0S Memory Cell for Semiconductor Disk Applicat1n，，(IEEE Journal ofSolid-State Circuits,第26卷,第4期，1991年4月，第497頁(yè)至第501頁(yè))，其描述了分柵(split-gate)配置中的類似單元，其中摻雜有多晶硅的柵極在存儲(chǔ)器單元溝道的一部分之上延伸以形成單獨(dú)的選擇晶體管。
[0033]圖3示出了存儲(chǔ)器設(shè)備210，其具有用于對(duì)并聯(lián)的存儲(chǔ)器單元(例如，NAND多態(tài)閃速存儲(chǔ)器)的頁(yè)面進(jìn)行讀取和編程的讀/寫(xiě)電路。存儲(chǔ)器設(shè)備210可以包括一個(gè)或多個(gè)存儲(chǔ)器管芯或芯片212。存儲(chǔ)器管芯212包括存儲(chǔ)器單元陣列(二維或三維)200、控制電路220以及讀/寫(xiě)電路230A和230B。在一個(gè)實(shí)施例中，在陣列的相對(duì)側(cè)以對(duì)稱方式來(lái)實(shí)現(xiàn)各個(gè)外圍電路對(duì)存儲(chǔ)器陣列200的訪問(wèn)，使得在每一側(cè)的訪問(wèn)線(access line)和電路的密度減小一半。讀/寫(xiě)電路230A和230B包括多個(gè)感測(cè)塊300，其使得能夠?qū)Υ鎯?chǔ)器單元的頁(yè)面進(jìn)行并行讀取或編程。存儲(chǔ)器陣列200可通過(guò)經(jīng)由行解碼器240A和240B的字線和通過(guò)經(jīng)由列解碼器242A和242B的位線尋址。在典型的實(shí)施例中，控制器244與一個(gè)或多個(gè)存儲(chǔ)器管芯212—樣包括在同一存儲(chǔ)器設(shè)備210 (例如，可移動(dòng)存儲(chǔ)卡或封裝件)中。經(jīng)由線232在主機(jī)與控制器244之間以及經(jīng)由線路234在控制器與一個(gè)或多個(gè)存儲(chǔ)器管芯212之間傳遞命令和數(shù)據(jù)。一些存儲(chǔ)器系統(tǒng)可以包括與控制器244通信的多個(gè)管芯212。
[0034]控制電路220與讀/寫(xiě)電路230A和230B協(xié)作以對(duì)存儲(chǔ)器陣列200執(zhí)行存儲(chǔ)器操作?？刂齐娐?20包括狀態(tài)機(jī)222、芯片上地址解碼器224以及功率控制模塊226。狀態(tài)機(jī)222提供存儲(chǔ)器操作的芯片級(jí)控制。芯片上地址解碼器224為解碼器240A、240B、242A以及242B所使用的硬件地址提供主機(jī)或存儲(chǔ)器控制器使用的地址之間的地址接口。功率控制模塊226控制在存儲(chǔ)器操作期間向字線和位線供給的功率和電壓。在一個(gè)實(shí)施例中，功率控制模塊226包括可以產(chǎn)生大于供給電壓的電壓的一個(gè)或多個(gè)電荷泵。控制電路220、功率控制226、解碼器224、狀態(tài)機(jī)222、解碼器240A/240B和242A/242B、讀/寫(xiě)電路230A/230B以及控制器244可以被統(tǒng)一地或單獨(dú)地稱為一個(gè)或多個(gè)管理電路。
[0035]圖4是被劃分成稱為感測(cè)模塊480的核心部分與公共部分490的單個(gè)感測(cè)塊300的框圖。在一個(gè)實(shí)施例中，對(duì)于每條位線有單獨(dú)的感測(cè)模塊480并且對(duì)于一組多個(gè)感測(cè)模塊480有一個(gè)公共部分490。在一個(gè)TK例中，感測(cè)塊包括一個(gè)公共部分490和八個(gè)感測(cè)模塊480。一組中的每個(gè)感測(cè)模塊將經(jīng)由數(shù)據(jù)