一種移位寄存器的驅(qū)動(dòng)方法的流程圖；
[0048]圖6為本發(fā)明實(shí)施例三提供的一種移位寄存器的工作時(shí)序圖；
[0049]圖7為本發(fā)明實(shí)施例四提供的一種驅(qū)動(dòng)電路的結(jié)構(gòu)示意圖；
[0050]其中，附圖標(biāo)記為:101、輸入單元；102、復(fù)位單元；103、控制單元；104、第一輸出單元；105、第二輸出單元。
【具體實(shí)施方式】
[0051]為使本領(lǐng)域的技術(shù)人員更好地理解本發(fā)明的技術(shù)方案，下面結(jié)合附圖對(duì)本發(fā)明提供的移位寄存器及其驅(qū)動(dòng)方法、驅(qū)動(dòng)電路和顯示裝置進(jìn)行詳細(xì)描述。
[0052]實(shí)施例一
[0053]圖1為本發(fā)明實(shí)施例一提供的一種移位寄存器的結(jié)構(gòu)示意圖。如圖1所示，所述移位寄存器包括輸入單元101、復(fù)位單元102、控制單元103、第一輸出單元104和第二輸出單元105，所述第一輸出單元104用于在第一節(jié)點(diǎn)PU和第二節(jié)點(diǎn)F1D的電位控制下根據(jù)第五電壓端VGL和第一時(shí)鐘信號(hào)端CLKl的輸入信號(hào)控制第一輸出端Output_l的輸出信號(hào)，所述第二輸出單元105用于在第一節(jié)點(diǎn)HJ和第二節(jié)點(diǎn)H)的電位控制下根據(jù)第五電壓端VGL和第二時(shí)鐘信號(hào)端CLK2的輸入信號(hào)控制第二輸出端Output_2的輸出信號(hào)。本實(shí)施例提供的移位寄存器在不增加控制信號(hào)和保證移位寄存器功能的前提下，每?jī)尚泄灿玫谝还?jié)點(diǎn)PU和第二節(jié)點(diǎn)H)，從而減少了薄膜晶體管的使用數(shù)量，減小了薄膜晶體管的占用面積，使得所述移位寄存器的結(jié)構(gòu)簡(jiǎn)單，以滿足窄邊框和低功耗的要求。
[0054]本實(shí)施例中，所述輸入單元101分別與輸入端Input、第一電壓端FW和第一節(jié)點(diǎn)PU連接，用于根據(jù)所述輸入端Input和所述第一電壓端FW的輸入信號(hào)控制所述第一節(jié)點(diǎn)PU的電位。圖2為圖1所示移位寄存器的具體結(jié)構(gòu)示意圖。如圖2所示，所述輸入單元101包括第一晶體管M1，所述第一晶體管Ml的第一極與所述第一電壓端FW連接，所述第一晶體管Ml的柵極與所述輸入端Input連接，所述第一晶體管Ml的第二極與所述第一節(jié)點(diǎn)HJ連接。
[0055]本實(shí)施例中，所述復(fù)位單元102分別與復(fù)位端Reset、第二電壓端BW、第三電壓端VGL、第一節(jié)點(diǎn)PU和第二節(jié)點(diǎn)F1D連接，用于在所述第二節(jié)點(diǎn)F1D的電位控制下根據(jù)所述復(fù)位端Reset、所述第二電壓端BW和所述第三電壓端VGL的輸入信號(hào)控制所述第一節(jié)點(diǎn)HJ的電位。參見圖2，所述復(fù)位單元102包括第二晶體管M2和第七晶體管M7，所述第二晶體管M2的第一極與所述第二電壓端BW連接，所述第二晶體管M2的柵極與所述復(fù)位端Reset連接，所述第二晶體管M2的第二極與所述第一節(jié)點(diǎn)PU連接，所述第七晶體管M7的第一極與所述第三電壓端VGL連接，所述第七晶體管M7的柵極與所述第二節(jié)點(diǎn)H)連接，所述第七晶體管M7的第二極與所述第一節(jié)點(diǎn)HJ連接。
[0056]本實(shí)施例中，所述控制單元103分別與第三電壓端VGL、第四電壓端GCH、第一節(jié)點(diǎn)HJ和第二節(jié)點(diǎn)TO連接，用于在所述第一節(jié)點(diǎn)HJ的電位控制下根據(jù)所述第三電壓端VGL和所述第四電壓端GCH的輸入信號(hào)控制所述第二節(jié)點(diǎn)H)的電位。參見圖2，所述控制單元103包括第五晶體管M5、第六晶體管M6和第一電容Cl，所述第五晶體管M5的第一極與所述第四電壓端GCH連接，所述第五晶體管M5的柵極與所述第四電壓端GCH連接，所述第五晶體管M5的第二極與所述第一節(jié)點(diǎn)PU連接，所述第六晶體管M6的第一極與所述第三電壓端VGL連接，所述第六晶體管M6的柵極與所述第一節(jié)點(diǎn)HJ連接，所述第六晶體管M6的第二極與所述第二節(jié)點(diǎn)H)連接，所述第一電容Cl并聯(lián)于所述第六晶體管M6的柵極與第一極之間。
[0057]本實(shí)施例中，所述第一輸出單元104分別與第五電壓端VGL、第一時(shí)鐘信號(hào)端CLK1、第一輸出端0utput_l、第一節(jié)點(diǎn)PU和第二節(jié)點(diǎn)PD連接，用于在所述第一節(jié)點(diǎn)HJ和所述第二節(jié)點(diǎn)H)的電位控制下根據(jù)所述第五電壓端VGL和所述第一時(shí)鐘信號(hào)端CLKl的輸入信號(hào)控制所述第一輸出端OutputJ的輸出信號(hào)。參見圖2，所述第一輸出單元104包括第三晶體管M3和第四晶體管M4，所述第三晶體管M3的第一極與所述第一時(shí)鐘信號(hào)端CLKl連接，所述第三晶體管M3的柵極與所述第一節(jié)點(diǎn)HJ連接，所述第三晶體管M3的第二極與所述第一輸出端OutputJ連接，所述第四晶體管M4的第一極與所述第五電壓端VGL連接，所述第四晶體管M4的柵極與所述第二節(jié)點(diǎn)H)連接，所述第四晶體管M4的第二極與所述第一輸出端0utput_l連接。
[0058]本實(shí)施例中，所述第二輸出單元105分別與第五電壓端VGL、第二時(shí)鐘信號(hào)端CLK2、第二輸出端Output_2、第一節(jié)點(diǎn)PU和第二節(jié)點(diǎn)PD連接，用于在所述第一節(jié)點(diǎn)HJ和所述第二節(jié)點(diǎn)H)的電位控制下根據(jù)所述第五電壓端VGL和所述第二時(shí)鐘信號(hào)端CLK2的輸入信號(hào)控制所述第二輸出端Output_2的輸出信號(hào)。參見圖2，所述第二輸出單元105包括第八晶體管M8和第九晶體管M9，所述第八晶體管M8的第一極與所述第二時(shí)鐘信號(hào)端CLK2連接，所述第八晶體管M8的柵極與所述第一節(jié)點(diǎn)HJ連接，所述第八晶體管M8的第二極與所述第二輸出端Output_2連接，所述第九晶體管M9的第一極與所述第五電壓端VGL連接，所述第九晶體管M9的柵極與所述第二節(jié)點(diǎn)H)連接，所述第九晶體管M9的第二極與所述第二輸出端Output_2連接。
[0059]本實(shí)施例提供的移位寄存器包括輸入單元、復(fù)位單元、控制單元、第一輸出單元和第二輸出單元，所述第一輸出單元用于在第一節(jié)點(diǎn)和第二節(jié)點(diǎn)的電位控制下根據(jù)第五電壓端和第一時(shí)鐘信號(hào)端的輸入信號(hào)控制第一輸出端的輸出信號(hào)，所述第二輸出單元用于在第一節(jié)點(diǎn)和第二節(jié)點(diǎn)的電位控制下根據(jù)第五電壓端和第二時(shí)鐘信號(hào)端的輸入信號(hào)控制第二輸出端的輸出信號(hào)。本實(shí)施例提供的移位寄存器在不增加控制信號(hào)和保證移位寄存器功能的前提下，每?jī)尚泄灿玫谝还?jié)點(diǎn)和第二節(jié)點(diǎn)，從而減少了薄膜晶體管的使用數(shù)量，減小了薄膜晶體管的占用面積，使得所述移位寄存器的結(jié)構(gòu)簡(jiǎn)單，以滿足窄邊框和低功耗的要求。
[0060]實(shí)施例二
[0061]本實(shí)施例提供一種移位寄存器的驅(qū)動(dòng)方法，所述移位寄存器包括實(shí)施例一提供的移位寄存器，具體內(nèi)容可參照實(shí)施例一的描述，此處不再贅述。本實(shí)施例提供的第一電壓端Fff為高電平，第二電壓端BW為低電平，第三電壓端VGL為低電平，第四電壓端GCH為高電平，第五電壓端VGL為低電平。此時(shí)，所述移位寄存器為正向掃描狀態(tài)。
[0062]圖3為本發(fā)明實(shí)施例二提供的一種移位寄存器的驅(qū)動(dòng)方法的流程圖，圖4為本發(fā)明實(shí)施例二提供的一種移位寄存器的工作時(shí)序圖。如圖3和圖4所示，所述驅(qū)動(dòng)方法包括:
[0063]步驟1001、輸入端輸入低電平，復(fù)位端輸入低電平，第一時(shí)鐘信號(hào)端輸入低電平，第二時(shí)鐘信號(hào)端輸入低電平。
[0064]第a階段，第四電壓端GCH輸入高電平，第五晶體管M5導(dǎo)通，第二節(jié)點(diǎn)H)為高電位。由于第二節(jié)點(diǎn)ro為高電位，第七晶體管M7導(dǎo)通，因此第一節(jié)點(diǎn)PU為低電位。此時(shí)，第四晶體管M4和第九晶體管M9導(dǎo)通，第三晶體管M3和第八晶體管M8斷開，第一輸出端0utput_l和第二輸出端0utput_2輸出低電平，從而對(duì)第一輸出端0utput_l和第二輸出端0utput_2進(jìn)行放噪。
[0065]步驟1002、輸入端輸入高電平，復(fù)位端輸入低電平，第一時(shí)鐘信號(hào)端輸入低電平，第二時(shí)鐘信號(hào)端輸入低電平。
[0066]第b階段，輸入端Input輸入高電平，第一晶體管Ml導(dǎo)通，第一節(jié)點(diǎn)HJ為高電位，從而對(duì)第一電容Cl進(jìn)行預(yù)充電。由于第一節(jié)點(diǎn)HJ為高電位，第六晶體管M6導(dǎo)通，因此第二節(jié)點(diǎn)H)為低電位。此時(shí)，第四晶體管M4和第九晶體管M9斷開，第三晶體管M3和第八晶體管M8導(dǎo)通，第一輸出端0utput_l和第二輸出端0utput_2輸出低電平。
[0067]步驟1003、輸入端輸入低電平，復(fù)位端輸入低電平，第一時(shí)鐘信號(hào)端輸入高電平，第二時(shí)鐘信號(hào)端輸入低電平。