-12的操作方法的信號波形示意圖。
[0050]在本實(shí)施例中，儲存裝置122經(jīng)配置以在對應(yīng)字符線WL1?WL3與對應(yīng)位線BL1?BL3之間施加寫入電壓差，以使得電阻或?qū)щ娐首優(yōu)橐恢?，該值表示待寫入儲存裝置122中的儲存信息。
[0051]首先，為了改變儲存裝置122(亦即，Μ頂)的電阻狀態(tài)，將選擇目標(biāo)記憶體單元(例如，記憶體單元120-1)的對應(yīng)位線(例如，位線BL1)及對應(yīng)字符線(例如，字符線WL1)。在具有η通道的MOSFET的實(shí)施例中，在對應(yīng)字符線WL1上施加正偏壓及在對應(yīng)位線BL1上施加負(fù)偏壓(或零電壓)。值得注意的是，在存在晶體管的主體端子BD的一些實(shí)施例中，主體端子可為接地或背偏壓的。
[0052]圖4A圖示形成過程。在一些實(shí)施例中，取決于儲存裝置122 (亦即，MIM)中的絕緣體(例如，過渡金屬氧化物ΤΜ0)的結(jié)構(gòu)及厚度，記憶體單元120-1?120-12需要預(yù)置(PRESET)(亦即，形成過程)。出于ΤΜ0絕緣體的組成原因，有時需要該形成，亦即以形成用于導(dǎo)電的細(xì)絲。通過在連接至記憶體單元120的頂部電極TE的字符線(例如，WL1)上施加電壓，在位線(例如，BL1)上施加電壓，及將主體端子BD連接至接地線GL，跨記憶體元件120的電壓差使得儲存裝置122設(shè)定至電阻的參考值。或者說，儲存裝置122在對應(yīng)字符線WL1?WL3與接地線GL之間施加預(yù)置電壓差，以使得儲存裝置122設(shè)定至參考導(dǎo)電率值。隨后，可因此執(zhí)行SET或RESET操作。
[0053]如圖4A所示，在本發(fā)明的一實(shí)施例中，在PRESET過程期間，對應(yīng)字符線WL1的電壓V_WL1經(jīng)配置以被設(shè)定在形成電壓VF，而對應(yīng)位線BL1的電壓V_BL1、接地線GL1的電壓V_GL及主體端子BD的電壓V_body為接地的(亦即，實(shí)質(zhì)上0V)。
[0054]在本實(shí)施例中，儲存裝置122經(jīng)配置以通過展示可變電阻或?qū)щ娐蕛Υ嫘畔?。?dāng)儲存裝置122(亦即，Μ頂)處于高電阻狀態(tài)(亦即，具有電阻RH)且跨儲存裝置122(亦即，ΜΙΜ)的電壓足夠高時，儲存裝置122(亦即，ΜΙΜ)將被設(shè)定處于低電阻狀態(tài)中。來自漏極端子D的輸出電流Id將自低電流(亦即，低電阻狀態(tài)中的儲存裝置)變至高電流(亦即，高電阻狀態(tài)中的儲存裝置)。
[0055]圖4B圖示SET過程。如圖4B所示，在本發(fā)明的一實(shí)施例中，在SET過程期間，對應(yīng)字符線WL1的電壓V_WL1經(jīng)配置以被設(shè)定在設(shè)定電壓VS，而對應(yīng)位線BL1的電壓V_BL1、接地線GL1的電壓V_GL及主體端子BD的電壓V_body為接地的(亦即，實(shí)質(zhì)上0V)。儲存裝置122自對應(yīng)字符線WL1接收設(shè)定電壓VS，以使得電阻或?qū)щ娐首優(yōu)橐恢?，該值表示待寫入儲存裝置122中的儲存信息。
[0056]另一方面，若吾人想要將儲存裝置122(亦即，Μ頂)的電阻率自低電阻狀態(tài)變至高電阻狀態(tài)，則在對應(yīng)字符線WL1?WL3上施加負(fù)偏壓及在對應(yīng)位線BL1?BL3上施加正偏壓(或零電壓)。隨后，來自漏極端子D的輸出電流Id將自高電流變至低電流。
[0057]圖4C圖示RESET過程。如圖4C所示，在RESET過程期間，對應(yīng)位線BL1的電壓V_BL1及接地線GL1的電壓V_GL經(jīng)配置以被設(shè)定在重設(shè)電壓VR，而對應(yīng)字符線WL1的電壓V_WL1為接地的及主體端子BD的電壓V_body為浮動的。
[0058]類似于寫入操作，在讀取操作中，為了自儲存裝置122的電阻變化讀取信息，將選擇目標(biāo)記憶體單元120-1?120-12的對應(yīng)字符線WL1?WL3及對應(yīng)位線BL1?BL3，且源極端子S為接地的，而場效晶體管124的主體端子BD可為接地或背偏壓的。
[0059]根據(jù)由儲存裝置122(亦即，MIM)中的不同電阻所表示的儲存值，跨儲存裝置122(亦即，Μ頂)的電壓經(jīng)配置以取決于儲存裝置122的高電阻或低電阻狀態(tài)而變化。跨場效晶體管124的柵極氧化物介電層的電壓不同，且隨后感測為閾值電壓偏移的輸出或場效晶體管124的輸出電流(亦即，漏極電流)Id的變化?；蛘哒f，場效晶體管124的輸出電流Id或閾值電壓Vth的變化量表示讀取信息，該信息表示兩個位準(zhǔn)狀態(tài)(邏輯0與邏輯1)。
[0060]儲存裝置122施加讀取電壓至對應(yīng)字符線WL1?WL3及對應(yīng)位線(例如，BL1及BL2)之間的讀取電壓差，以使得經(jīng)由對應(yīng)位線(例如，BL1及BL2)識別電阻或?qū)щ娐?。[0061 ] 參看圖5。圖5是圖示根據(jù)本發(fā)明的實(shí)施例的漏極電流特性的示意圖。在圖5中，曲線L1指示應(yīng)用SET過程后的記憶體單元120-1?120-12的電壓-電流特性。另一方面，曲線L2指示應(yīng)用RESET過程后的記憶體單元120-1?120-12的電壓-電流特性。
[0062]如圖5所示，當(dāng)施加讀取電壓Vread(例如，0.6V)時，輸出電流(亦即，漏極電流)Id處于低電流位準(zhǔn)1ff，表示RESET過程后的一個邏輯狀態(tài)(例如，邏輯=1)。另一方面，輸出電流(亦即，漏極電流)Id處于高電流位準(zhǔn)1n，表示SET過程后的另一邏輯狀態(tài)(例如，邏輯=0)。上述重復(fù)操作執(zhí)行作為具有非揮發(fā)性的記憶體的功能。
[0063]值得注意的是，在本實(shí)施例中，電壓VGS表示頂部電極TE與源極端子S之間的電壓。高電流位準(zhǔn)1n與低電流位準(zhǔn)1ff是自場效晶體管124的漏極端子D所量測的輸出電流(亦即，漏極電流)Id的兩個不同電流位準(zhǔn)。
[0064]參看圖6及圖7。圖6是圖示根據(jù)本發(fā)明的另一實(shí)施例的記憶體單元120-2的電路圖。圖7是圖示根據(jù)本發(fā)明的另一實(shí)施例的記憶體單元120-2的結(jié)構(gòu)的示意圖。在本發(fā)明中，場效晶體管124與儲存裝置122(亦即，MIM)可共享相同金屬層。舉例而言，儲存裝置122的底部電極BE與場效晶體管124的柵極端子G共享相同金屬層，且將儲存裝置122的頂部電極TE連接至字符線(例如，WL1)，場效晶體管124的漏極端子D連接至位線(例如，BL2)，及場效晶體管124的源極端子S連接至接地線GL。在一些實(shí)施例中，將場效晶體管124的主體端子BD連接至接地線GL。
[0065]類似于上述實(shí)施例，盡管場效晶體管124可為圖6及圖7所示的η通道金屬氧化物半導(dǎo)體場效晶體管(η通道MOSFET)，但是應(yīng)將理解，所述實(shí)施例并不意欲限制本發(fā)明。對熟悉此項(xiàng)技術(shù)者將顯而易見的是，在不限制本發(fā)明的范疇或概念的情況下，亦可通過其他類型與儲存裝置122(亦即，MIM)共享相同金屬層的場效晶體管實(shí)施場效晶體管124，所述場效晶體管諸如P通道金屬氧化物半導(dǎo)體場效晶體管(P通道MOSFET)、η型或ρ型無接面MOSFET,電子傳導(dǎo)隧道FET、孔傳導(dǎo)隧道FET或三柵極MOSFET (或FinFET)。
[0066]值得注意的是，可根據(jù)實(shí)踐應(yīng)用使用可由熟悉此項(xiàng)技術(shù)者配置的其他種類晶體管，且前述實(shí)例并不意謂是本發(fā)明的限制。
[0067]于上述的內(nèi)容中，包含示例性的步驟。然而這些步驟并不必需依序執(zhí)行。在本實(shí)施方式中所提及的步驟，除特別敘明其順序者外，均可依實(shí)際需要調(diào)整其前后順序，甚至可同時或部分同時執(zhí)行。
[0068]綜上所述，在本發(fā)明中通過應(yīng)用上文所描述的實(shí)施例，揭示一個晶體管及一個Μ頂?shù)男陆Y(jié)構(gòu)以解決前述問題。記憶體結(jié)構(gòu)的簡單使其更容易被整合至現(xiàn)有邏輯CMOS制程中且對嵌入式應(yīng)用更為實(shí)用。
[0069]雖然本發(fā)明已以實(shí)施方