閃存儲器晶粒上執(zhí)行第二串行外設(shè)接口指令，同時于第一串行外設(shè)接口存儲器晶粒上執(zhí)行內(nèi)部自定時操作。方法還包括于串行外設(shè)接口存儲器裝置的晶片選擇接腳接收第四晶片選擇停止信號以終止第二串行外設(shè)接口指令。
[0010]本發(fā)明提供一種快閃存儲器裝置以及執(zhí)行同步操作的方法，多個堆疊的快閃存儲器晶粒僅需單一物理/CS接腳；可執(zhí)行所有串行外設(shè)接口協(xié)議的八接腳封裝，包括四元串行外設(shè)接口協(xié)議；一些串行外設(shè)接口操作可同步運行；僅需要對現(xiàn)有的串行外設(shè)接口快閃存儲器晶粒設(shè)計進行少部分修正；適用于傳統(tǒng)的多晶片封裝技術(shù)；可堆疊異質(zhì)(heterogeneous)的快閃存儲器晶粒以達(dá)成多功能以及目標(biāo)效能。可與傳統(tǒng)的快閃存儲器指令集相容，并可通過“晶粒選擇”指令進行擴充。
【附圖說明】
[0011]圖1顯示根據(jù)本發(fā)明一實施例所述具有堆疊串行外設(shè)接口快閃存儲器晶粒的串行外設(shè)接口快閃存儲器裝置的方塊圖。
[0012]圖2顯示根據(jù)本發(fā)明另一實施例所述具有堆疊串行外設(shè)接口快閃存儲器晶粒的串行外設(shè)接口快閃存儲器裝置的方塊圖。
[0013]圖3顯示晶粒選擇指令的方塊圖。
[0014]圖4顯示于具有堆疊串行外設(shè)接口快閃存儲器晶粒的串行外設(shè)接口快閃存儲器裝置中執(zhí)行同步操作指令序列的方塊圖。
[0015]圖5顯示另一于具有堆疊串行外設(shè)接口快閃存儲器晶粒的串行外設(shè)接口快閃存儲器裝置中執(zhí)行同步操作指令序列的方塊圖。
[0016]圖6顯示響應(yīng)晶粒選擇指令的串行外設(shè)接口快閃存儲器晶粒的操作流程圖。
[0017]圖7顯示于晶粒之間利用墊片的一種晶粒堆疊技術(shù)的側(cè)平面圖。
[0018]圖8顯示利用晶粒交錯的一種晶粒堆疊技術(shù)的側(cè)平面圖。
[0019]圖9顯示利用大小不同的晶粒的一種晶粒堆疊技術(shù)的側(cè)平面圖。
[0020]符號說明:
[0021]10、20、70、90、100?串行外設(shè)接口快閃存儲器裝置；
[0022]11、12、13、14、21、22、23、24、72、74、92、94、102、104 ?串行外設(shè)接口快閃存儲器晶粒;
[0023]60、61、62、64、66、68 ?步驟流程；
[0024]71、91、101 ?封裝本體；
[0025]73?隔體；
[0026]75,95,105 ?粘著劑；
[0027]76,96,106 ?散熱墊；
[0028]77、78、97、107、108 ?區(qū)域；
[0029]81、82、83、84、98、99、111、112、113、114 ?引線；
[0030]93、103 ?材料。
【具體實施方式】
[0031]于本文中，“串行外設(shè)接口快閃存儲器晶粒”(下文簡稱快閃存儲器晶粒)是指包括任何型式的快閃存儲器陣列的集成電路晶粒，其配置有兼容于串行外設(shè)接口協(xié)議的一組接腳。任何數(shù)量的快閃存儲器晶?？赏ㄟ^利用任何所需的多晶片封裝技術(shù)進行堆疊以及封裝。其中，可以在制造期間，個別對封裝中堆疊的每一個快閃存儲器晶粒先指定一個唯一的晶粒辨識符(Die ID)，并在一般操作期間，通過對晶粒選擇指令(Die Select)指定不同的晶粒辨識符，以致能堆疊的快閃存儲器晶粒的一者響應(yīng)串行外設(shè)接口上的后續(xù)指令，并致能封裝中堆疊的其他快閃存儲器晶粒僅響應(yīng)串行外設(shè)接口上后續(xù)的某些通用指令(例如晶粒選擇指令)。
[0032]于本文中，“接腳”是指用以直接或間接外部電性連接至快閃存儲器晶粒的導(dǎo)電元件，包括無論是晶粒上的導(dǎo)電元件(例如焊盤(bonding pad))，或是嵌于封裝上或封裝中的導(dǎo)電元件(例如凹陷觸點(recessed contact)、平齊觸點(flush contact)、突出觸點(projecting contact))等等。
[0033]于本文中，“串行外設(shè)接口接腳”以及“串行外設(shè)接口封裝接腳”是指兼容于串行外設(shè)接口協(xié)議的接腳。依據(jù)串行外設(shè)接口協(xié)議，六接腳可配置為單一串行外設(shè)接口(singleSPI)、雙串行外設(shè)接口(dual SPI)、四元串行外設(shè)接口(quad SPI)、或是四元外設(shè)接口(Quad Peripheral Interface, QPI,也稱為串行四兀接口 (Serial Quad Interface, SQI)),并可包括單一位或者多位指令和(或)地址輸入以及單一位或者多位數(shù)據(jù)輸入和(或)輸出，其可配置性可能包括上述結(jié)構(gòu)中可預(yù)期的任何子集。六接腳提供晶片選擇/CS、時序CLK、可配置接腳DI (10)、可配置接腳DO(11)、可配置接腳/WP(12)、以及可配置接腳/HOLD (13)。對單一位串行外設(shè)接口操作而言，可配置接腳用以作為指令/地址/數(shù)據(jù)輸入D1、數(shù)據(jù)輸出D0、寫入保護/WP、以及保持/HOLD。對雙串行外設(shè)接口 SPI而言，可配置接腳用以作為輸入/輸出10。、輸入/輸出11、寫入保護/WP、以及保持/HOLD。對四元串行外設(shè)接口 SPI以及四元外設(shè)接口 QPI而言，可配置接腳用以作為輸入/輸出10。、輸入/輸出11、輸入/輸出102、以及輸入/輸出103。
[0034]不引起匯流排存取沖突的操作可同時執(zhí)行于不同的快閃存儲器晶粒上。許多操作通過將指令(具有或者不具有地址的操作碼)輸入串行外設(shè)接口匯流排啟始，而后通過內(nèi)部控制電路的控制進行自定時操作，其期間約持續(xù)毫秒至秒不等。上述操作例如是包括編程/擦除存儲器陣列、寫入狀態(tài)暫存器、以及編程/擦除安全暫存器。由于上述指令的執(zhí)行所包含的內(nèi)部操作不涉及任何匯流排存取，因此這些操作適合與其他類似的操作或是其他涉及匯流存取的操作同步運作。在發(fā)送指令后仍須涉及匯流存取的操作例如包括存儲器陣列讀取、狀態(tài)讀取、裝置辨識符讀取、SFDP讀取、安全暫存器讀取、快取載入(NAND)、以及存儲器編碼的初始部分(NOR)。
[0035]使用全部相同類型的快閃存儲器晶粒進行堆疊可實現(xiàn)的較高的存儲器密度。圖1顯示包括四個堆疊的相同快閃存儲器晶粒11、12、13以及14的串行外設(shè)接口快閃存儲器裝置10?？扉W存儲器晶粒11、12、13以及14各配置有六個串行外設(shè)接口接腳，以及電源(Vcc)與接地(GND)等共計八個接腳。并且快閃存儲器晶粒11、12、13以及14例如可包括N0R、NAND、或任何合適的快閃存儲器晶粒。在本實施例中是利用四個快閃存儲器晶粒進行堆疊，但本發(fā)明不限于此。在其他實施例中，也可利用任意數(shù)量的快閃存儲器晶粒進行堆疊。
[0036]在本發(fā)明的另一實施例中，也可選擇不同的快閃存儲器晶粒進行堆疊，通過選擇不同的容量以及特性的快閃存儲器晶粒，可使快閃存儲器裝置提供足夠的容量及特性以符合某些特定的應(yīng)用。圖2顯示具有堆疊的SP1-NOR快閃存儲器晶粒21與SP1-NAND快閃存儲器晶粒22、23以及24的串行外設(shè)接口快閃存儲器裝置20。其中上述SP1-NOR快閃存儲器晶粒21特別適用于編碼的應(yīng)用，例如本地執(zhí)行以及代碼映射，而上述SP1-NAND快閃存儲器晶粒22、23以及24則特別適用于數(shù)據(jù)儲存，并且堆疊后可提供非常高的密度。快閃存儲器晶粒21、22、23以及24包括個別的晶粒辨識符、修正的命令與控制邏輯以響應(yīng)晶粒選擇指令。若需要更快速的隨機存取存儲器，可將兩個SP1-NOR快閃存儲器晶粒與兩個SP1-NAND快閃存儲器晶粒進行堆疊，或者額外增加SP1-NOR快閃存儲器。適用于編碼儲存應(yīng)用的SP1-NAND快閃存儲器晶粒(未顯示)也可取代SP1-NOR快閃存儲器晶粒21，例如可參考美國專利公開號第US 2012/0084491所揭示SP1-NAND快閃存儲器。堆疊的每個快閃存儲器晶粒中的存儲器陣列大小可為相同或者不同，也或是部分相同或者部分不同。舉例來說，圖2所示的快閃存儲器裝置20中，SP1-NOR快閃存儲器晶粒21并不需要較大，對許多一般XIP以及代碼映射而言，例如16-32Mb即