降低漏電流的存儲器裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明是有關(guān)于存儲器裝置，特別是有關(guān)于用以降低漏電流的存儲器電路。
【背景技術(shù)】
[0002]圖1A是一現(xiàn)有存儲器裝置10的區(qū)塊圖，而圖1B是存儲器裝置10中各信號的時序圖。在圖1A中，存儲器裝置10包括一字線WL、一第一位線BL、一第二位線BLB、一存儲單元11以及一位線平衡電路12，其中存儲器裝置10為一隨機(jī)存取存儲器，存儲單元11為一存儲器胞。存儲單元11耦接字線WL、第一位線BL和第二位線BLB。位線平衡電路12耦接第一位線BL和第二位線BLB。位線平衡電路12接收一平衡信號EQL，用以平衡第一位線BL和第二位線BLB上的電壓(如圖1B所示)。
[0003]在圖1A中，當(dāng)存儲器裝置10欲讀取存儲于存儲單元11上的存儲數(shù)據(jù)時，存儲器裝置10的控制端(未圖示)會開啟字線WL(如圖1B所示)，并停止輸出平衡信號EQL至位線平衡電路12 (或是如圖1B所示，將平衡信號EQL設(shè)為低電壓電平)，以關(guān)閉位線平衡電路12的運作。當(dāng)字線WL開啟時，存儲單元11輸出其中的存儲數(shù)據(jù)至第一位線BL和第二位線BLB。接著，耦接于第一位線BL和第二位線BLB的一感測放大器(未圖示)感測第一位線BL和第二位線BLB上的一差動電壓。因此，存儲器裝置10就能通過感測放大器的感測結(jié)果得知該存儲數(shù)據(jù)的內(nèi)容(高電壓電平或低電壓電平)。
[0004]存儲器裝置10關(guān)閉字線WL (如圖1B所示，字線WL電壓回到低電壓)，并輸出平衡信號EQL至位線平衡電路12 (或是如圖1B所示，將平衡信號EQL設(shè)為高電壓電平)。位線平衡電路12依據(jù)平衡信號EQL的控制而保持在導(dǎo)通狀態(tài)，將第一位線BL和第二位線BLB拉至相等的電壓電平。
[0005]平衡信號EQL的邏輯設(shè)為高電壓電平時，輸出的正向電壓會在位線平衡電路12中各晶體管的柵極與基體之間產(chǎn)生漏電流。漏電流浪費了存儲器電路的電源，而平衡信號EQL的電壓電平越高對應(yīng)產(chǎn)生更大的漏電流。由于現(xiàn)今集成電路制造工藝技術(shù)演進(jìn)(制造工藝微縮)，使得集成電路裝置的元件尺寸越來越小。隨著晶體管柵極厚度變薄，連帶造成在晶體管柵極上發(fā)生更嚴(yán)重的漏電流。以38納米制造工藝的動態(tài)隨機(jī)存取存儲器為例子，在金屬氧化物柵極裝置上施加1.6伏特電壓，所產(chǎn)生的漏電流會達(dá)到1.6納安培/平方微米。若以一個1G的動態(tài)隨機(jī)存取存儲器來說，在其存儲器陣列區(qū)的漏電流就會超過50微安培。有鑒于此，本發(fā)明提出一個新的存儲器裝置以解決上述問題。

【發(fā)明內(nèi)容】

[0006]本發(fā)明的目的在于提供一種降低漏電流的存儲器裝置，以降低現(xiàn)有存儲裝置的漏電流，從而減小存儲器電路的電力消耗。
[0007]本發(fā)明的一實施例提供一種降低漏電流的存儲器裝置。該降低漏電流的存儲器裝置包括一字線、一第一位線、一第二位線、一存儲單元、一位線平衡電路以及一平衡控制電路。該存儲單元耦接該字線、該第一及該第二位線。該位線平衡電路耦接該第一及該第二位線。當(dāng)該存儲單元未被存取時，該位線平衡電路依據(jù)一平衡信號的控制而導(dǎo)通，以平衡該第一及該第二位線上的電壓電平。該平衡控制電路輸出該平衡信號至該位線平衡電路，且使該平衡信號先維持一第一電壓電平之后再降至一第二電壓電平。
[0008]本發(fā)明通過調(diào)整平衡信號的電壓電平，降低了柵極與基體間的漏電流，減小了電力消耗。
【附圖說明】
[0009]圖1A是一現(xiàn)有存儲器裝置10的區(qū)塊圖。
[0010]圖1B是存儲器裝置10中各信號的時序圖。
[0011]圖2A是依據(jù)本發(fā)明的一實施例實現(xiàn)的一存儲器裝置20的區(qū)塊圖。
[0012]圖2B是依據(jù)本發(fā)明的一實施例實現(xiàn)圖2A的位線平衡電路22的電路圖。
[0013]圖3A是依據(jù)本發(fā)明的一實施例實現(xiàn)圖2A的平衡控制電路23的電路圖。
[0014]圖3B是依據(jù)本發(fā)明的一實施例實現(xiàn)圖3A的延遲電路31的電路圖及時序圖。
[0015]圖3C是依據(jù)本發(fā)明的一實施例實現(xiàn)圖3A的電平控制電路33的電路圖。
[0016]圖4是依據(jù)本發(fā)明的一實施例實現(xiàn)存儲器裝置20中啟動信號ACT、平衡信號EQL和第一位線BL/第二位線BLB的時序圖。
[0017]圖5是依據(jù)本發(fā)明的一實施例實現(xiàn)存儲器裝置20中平衡信號EQL和自我刷新信號SR的時序圖。
[0018]圖6是依據(jù)本發(fā)明的一實施例實現(xiàn)平衡控制電路23中各信號的時序圖。
[0019]圖7是依據(jù)本發(fā)明的一實施例實現(xiàn)平衡控制電路23中各信號的時序圖。
[0020]符號說明:
[0021]10?存儲器裝置；
[0022]11?存儲單元；
[0023]12?位線平衡電路；
[0024]20?存儲器裝置；
[0025]21?存儲單元；
[0026]22?位線平衡電路；
[0027]23?平衡控制電路；
[0028]221?第一位線平衡晶體管；
[0029]222?第二位線平衡晶體管；
[0030]223?第三位線平衡晶體管；
[0031]31?延遲電路；
[0032]32?控制邏輯電路；
[0033]33?電平控制電路；
[0034]311、312、313 ?反相器；
[0035]314、331、332 ?P 型晶體管；
[0036]315、333?N型晶體管；
[0037]WL?字線；
[0038]BL?第一位線；
[0039]BLB?第二位線；
[0040]SR?自我刷新信號；
[0041]ACT?啟動信號；
[0042]EQL?平衡信號；
[0043]SA?第一電壓電平信號；
[0044]SB?第二電壓電平信號；
[0045]Sc?第三電壓電平信號；
[0046]ACTD?延遲啟動信號；
[0047]R?電阻器；
[0048]VA、VB、VDD、VSS ?電源電壓。
【具體實施方式】
[0049]圖2A是依據(jù)本發(fā)明的一實施例實現(xiàn)的一存儲器裝置20的區(qū)塊圖。在圖2A中，存儲器裝置20包括一字線WL、一第一位線BL、一第二位線BLB、一存儲單元21、一位線平衡電路22以及一平衡控制電路23，其中存儲器裝置20為一隨機(jī)存取存儲器，存儲單元21為一動態(tài)存儲器胞；但本發(fā)明并不以此為限。存儲單元21耦接字線WL、第一位線BL和第二位線BLB。位線平衡電路22耦接第一位線BL和第二位線BLB。當(dāng)存儲器裝置20要周期性地刷新其存儲器陣列時，存儲器裝置20的控制端(未圖示)發(fā)出一自我刷新信號SR至平衡控制電路23。當(dāng)存儲器裝置20存取其存儲器陣列(包括存儲單元21)時，存儲器裝置20的控制端發(fā)出一啟動信號ACT至平衡控制電路23。平衡控制電路23接收啟動信號ACT和自我刷新信號SR，并依據(jù)存儲器裝置20(例如由其內(nèi)部未圖示的控制電路、命令解碼器)發(fā)出的啟動信號ACT和自我刷新信號SR，輸出一平衡信號EQL以控制位線平衡電路22。
[0050]在圖2A的實施例中，當(dāng)存儲器裝置20的控制端未發(fā)出啟動信號ACT和自我刷新信號SR至平衡控制電路23時(或是發(fā)出低電壓電平的啟動信號ACT和低電壓電平的自我刷新信號SR時)，字線WL會被關(guān)閉使得存儲單元21未被存取。平衡控制電路23會輸出平衡信號EQL以導(dǎo)通位線平衡電路22，以平衡第一及第二位線BL、BLB上的電壓電平。此時，平衡控制電路23會將輸出的平衡信號EQL先維持在一第一電壓電平I之后再降至一第二電壓電平\。
[0051]當(dāng)存儲器裝置20的控制端發(fā)出自我刷新信號SR至平衡控制電路23(或是發(fā)出低電壓電平的啟動信號ACT和高電壓電平的自我刷新信號SR)時，平衡控制電路23回應(yīng)自我刷新信號SR，將平衡信號EQL由第一電壓電平I降至第二電壓電平V2。當(dāng)在自我刷新信號SR未移除且存儲器裝置20正在存取存儲器單元21時(此時，啟動信號ACT和自我刷新信號SR皆為高電壓電平)，平衡控制電路23停止輸出平衡信號EQL，以關(guān)閉位線平衡電路22的運作。最后，當(dāng)存儲器單元21被存取完畢時，平衡控制電路23輸出第二電壓電平V2的平衡信號EQL至位線平衡電路22，且使平衡信號EQL繼續(xù)維持于第二電壓電平V2。
[0052]圖2B是依據(jù)本發(fā)明的一實施例實現(xiàn)圖2A的位線平衡電路22的電路圖。在圖2B中，位線平衡電路22包括一第一位線平衡晶體管221、一第二位線平衡晶體管222以及一第三位線平衡晶體管223。在圖2B中，第一位線平衡晶體管221、第二位線平衡晶體管222、第三位線平衡晶體管223皆為一N型金屬氧化物半導(dǎo)體場效晶體管(N-type M0SFET);但本發(fā)明不限定于此。第一位線平衡晶體管221的一端點耦接至第一位線BL，另一端點則耦接至第二位線平衡晶體管222的一端點，而第二位線平衡晶體管222的另一端點耦接至第二位線BLB。第三位線平衡晶體管223的兩端點則分別耦接至第一位線BL和第二位線BLB。第一位線平衡晶體管221、第二位線平衡晶體管222、第三位線平衡晶體管223的柵極皆耦接至同一節(jié)點，用以接收來自平衡控制電路23輸出的平衡信號EQL。由于制造工藝微縮(例如，38納米制造工藝)，平衡信號EQL輸出的正向電壓會在第一位線平衡晶體管221、第二位線平衡晶體管222、第三位線平衡晶體管223的柵極與基體之間產(chǎn)生漏電流。此時，若平衡信號EQL由第一電壓電平％降至在第二電壓電平V2，該等位線平衡晶體管(第一位線平衡晶體管221、第二位線平衡晶體管222、第三位線平衡晶體管223)在柵極與基體之間產(chǎn)生的漏電流就會隨的變小。
[0053]圖3A是依據(jù)本發(fā)明的一實施例實現(xiàn)圖2A的平衡控制電路23的電路圖。在圖3A中，平衡控制電路23包括一延遲電路31、一控制邏輯電路32以及一電平控制電路33。延遲電路31接收啟動信號ACT，并輸出延遲啟動信號ACTD?？刂七壿嬰娐?2接收啟動信號ACT、延遲啟動信號ACTD以及自我刷新信號SR,并據(jù)此產(chǎn)生一第一電壓電平信號SA、一第二電壓電平信號SB以及一第三電壓電平信號Sc。
[0054]圖3B是依據(jù)本發(fā)明的一實施例實現(xiàn)圖3A的延遲電路31的電路圖及時序圖。在本實施例中，延遲電路31包括一反相器311、一反相器312、一反相器313、一 P型晶體管314、一 N型晶體管315以及一電阻器R，其連接關(guān)系如圖3B所示，其中電源電壓VDD為一正向電源電壓，而電源電壓VSS為一接地電壓(或一負(fù)向電源電壓)。如圖3B所示，與啟動信號ACT相比，延遲啟動信號ACTD在一延遲時間之后才由高電壓電平降至低電壓電平。本實施例中，延遲電路31可依據(jù)