一種存儲器和讀取存儲器存儲單元的方法
【技術領域】
[0001]本發(fā)明涉及存儲器領域，尤其涉及一種存儲器和讀取該存儲器的存儲單元的方法。
【背景技術】
[0002]在快閃存儲器(flash memory)中，數據以1和0兩種形式存儲在存儲單元中，其中，“1”對應為擦除存儲單元(Erase cell)，“0”對應為編程存儲單元(Program cell)。在讀取存儲器中的數據時，為了判斷出某個存儲單元是Erase cell還是Program cell,需要將存儲單元與一個參考單元進行比較，根據比較結果判定存儲單元的狀態(tài)。通常采用敏感放大器(Sense Amplifier)電路進行比較，敏感放大器電路也簡稱SA電路，由SA電路組成的陣列通常被稱為敏感陣列(Sense Array)。在Flash存儲器芯片中，Sense Array通常由N個(N = 16、32、64、128、256、512、1024、2048......) SA電路組成，占據了較大的芯片面積。
[0003]參考圖1所示，為現有技術提供的小容量存儲器的敏感陣列布局方法的示意圖。在傳統小容量flash memory存儲器中，包括:一組敏感陣列11 (Sense Array)、一組譯碼電路12(YMUX)和一組存儲區(qū)域13 (Memory Array)，其中，敏感陣列11與譯碼電路12連接，譯碼電路12與存儲區(qū)域13連接。存儲區(qū)域13用于存儲小容量flash memory存儲器的所有數據，譯碼電路12根據輸入的地址信號從存儲區(qū)域13中選取對應的存儲單元，敏感陣列12對所述對應的存儲單元進行狀態(tài)讀取。然而，敏感陣列11、譯碼電路12和存儲區(qū)域13依次疊層的布局方式，通常應用在小容量的Flash存儲器，如64M、32M、16M、8M等，若大容量memory存儲器采用圖1所示的布局方式，則降低存儲器讀寫性能。
[0004]參考圖2所示，為現有技術提供的大容量存儲器的敏感陣列布局方法的示意圖。隨著市場需求越來越大，對Flash存儲器容量的需求也不斷提高，比如Nor FlashMemory(或非門閃存)市場已經增大到128M、256M等，而Nand Flash Memory(與非門閃存)更是幾十G的容量大小。對于大容量memory存儲器，比如64M以上，布局左敏感陣列21(Sense Array Left)和右敏感陣列24(Sense Array Right),設置左譯碼電路22 (YMUX Left)和右譯碼電路25 (YMUX Right)，將總的存儲區(qū)域分為容量相等的左存儲區(qū)域 23 (Memory Array Left)和右存儲區(qū)域 26 (Memory Array Right),其中，左存儲區(qū)域 23和左譯碼電路22相連，左譯碼電路22還和左敏感陣列21相連，以及右存儲區(qū)域26和右譯碼電路25相連，右譯碼電路25還和右敏感陣列24相連。這種左右布局方式的優(yōu)點在于不會降低存儲器的讀寫性能，缺點在于需要大量的SA電路，也即Sense Array占據了較大的面積，不利于芯片成本的降低。
[0005]上述不同容量存儲器的敏感陣列的布局方式占據了較大的芯片面積，從而使存儲器芯片的成本增大。

【發(fā)明內容】

[0006]本發(fā)明提供一種存儲器和讀取存儲器存儲單元的方法，通過存儲器的兩個存儲區(qū)域共享一個敏感陣列，減少了存儲器中的敏感陣列數量，達到了節(jié)省芯片面積、降低成本的效果。
[0007]第一方面，本發(fā)明提供了一種存儲器，包括:存儲區(qū)域、譯碼電路和敏感陣列；
[0008]所述存儲區(qū)域，用于存儲數據，其中，所述存儲區(qū)域包括第一存儲區(qū)域和第二存儲區(qū)域，所述第一存儲區(qū)域和所述第二存儲區(qū)域分別包括若干個存儲單元；
[0009]所述譯碼電路，用于根據輸入的地址信號，從所述存儲區(qū)域中選取與所述地址信號對應的存儲單元，其中，所述譯碼電路包括第一譯碼電路和第二譯碼電路；
[0010]所述敏感陣列，用于讀取所述地址信號對應的存儲單元，以判定所述地址信號對應的存儲單元的數據形式；
[0011]所述第一譯碼電路連接于所述第一存儲區(qū)域和所述敏感陣列之間，所述第二譯碼電路連接于所述第二存儲區(qū)域和所述敏感陣列之間。
[0012]進一步地，所述第一存儲區(qū)域和所述第二存儲區(qū)域的容量相等。
[0013]進一步地，所述存儲區(qū)域的存儲數據的數據形式包括:第一數據形式和第二數據形式；
[0014]其中，所述第一數據形式為“ 1 ”，所述第二數據形式為“0”。
[0015]進一步地，所述第一數據形式為“ 1 ”時，所對應的存儲單元為擦除存儲單元；
[0016]所述第二數據形式為“0”時，所對應的存儲單元為編程存儲單元。
[0017]進一步地，所述第一譯碼電路和所述第二譯碼電路為列譯碼電路。
[0018]進一步地，所述敏感陣列由若干個敏感放大器電路組成；
[0019]其中，所述敏感放大器電路，用于讀取所述第一存儲區(qū)域的存儲單元，以及用于讀取所述第二存儲區(qū)域的存儲單元。
[0020]進一步地，當所述第一譯碼電路和所述第二譯碼電路為列譯碼電路時，所述存儲器由所述第一存儲區(qū)域、所述第一譯碼電路、所述敏感陣列、所述第二譯碼電路和所述第二存儲區(qū)域按照從上到下的順序依次連接組成；或者所述存儲器由所述第二存儲區(qū)域、所述第二譯碼電路、所述敏感陣列、所述第一譯碼電路和所述第一存儲區(qū)域按照從上到下的順序依次連接組成。
[0021]進一步地，所述存儲器為N0R快閃存儲器或NAND快閃存儲器。
[0022]第二方面，本發(fā)明提供了一種讀取存儲器存儲單元的方法，用于讀取上述第一方面所述的存儲器，包括:
[0023]向譯碼電路輸入地址信號，其中，所述譯碼電路包括第一譯碼電路和第二譯碼電路；
[0024]根據所述地址信號，從所述存儲區(qū)域中選取與所述地址信號對應的存儲單元，其中，所述存儲區(qū)域包括第一存儲區(qū)域和第二存儲區(qū)域，所述第一存儲區(qū)域和所述第二存儲區(qū)域分別包括若干個存儲單元；
[0025]通過所述敏感陣列讀取所述地址信號對應的存儲單元，以判定所述地址信號對應的存儲單元的數據形式。
[0026]進一步地，向所述第一譯碼電路輸入第一地址信號，根據所述第一地址信號，從所述第一存儲區(qū)域中的若干個存儲單元中選取與所述第一地址信號對應的第一存儲單元，通過所述敏感陣列讀取所述第一存儲單元，以判定所述第一存儲單元的數據形式；以及向所述第二譯碼電路輸入第二地址信號，根據所述第二地址信號，從所述第二存儲區(qū)域中的若干個存儲單元中選取與所述第二地址信號對應的第二存儲單元，通過所述敏感陣列讀取所述第二存儲單元，以判定所述第二存儲單元的數據形式。
[0027]進一步地，通過所述敏感陣列讀取所述地址信號對應的存儲單元，以判定所述地址信號對應的存儲單元的數據形式，包括:
[0028]通過向所述地址信號對應的存儲單元施加讀取電壓，以使所述敏感陣列獲得所述地址信號對應的存儲單元的讀取電流；
[0029]判斷所述地址信號對應的存儲單元的讀取電流與參考單元的參考電流的大??；
[0030]根據判斷結果，判定所述地址信號對應的存儲單元的數據形式。
[0031]本發(fā)明提供的一種存儲器和讀取存儲器存儲單元的方法，通過將存儲器的總存儲區(qū)域分為相等容量的第一存儲區(qū)域和第二存儲區(qū)域，第一存儲區(qū)域和第二存儲區(qū)域經過與各自連接的第一譯碼電路和第二譯碼電路之后，共享一個敏感陣列，敏感陣列用于讀取第一存儲區(qū)域的存儲單元數據形式和讀取第二存儲區(qū)域的存儲單元數據形式，與現有技術的大容量存儲器相比，本發(fā)明提供的存儲器芯片能夠減少一個敏感陣列的面積，從而減小了芯片面積和降低了芯片制造成本，并且不會降低存儲器的讀取性能，與現有技術的小容量存儲器相比，采用本發(fā)明的存儲器芯片能夠提高讀寫性能。
【附圖說明】
[0032]為了更清楚地說明本發(fā)明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖做一簡單地介紹，顯而易見地，下面描述中的附圖是本發(fā)明的一些實施例，對于本領域普通技術人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
[0033]圖1為現有技術提供的小容量存儲器的敏感陣列布局方法的示意圖；
[0034]圖2為現有技術提供的大容量存儲器的敏感陣列布局方法的示意圖；
[0035]圖3是本發(fā)明實施例一提供的一種存儲器的結構示意圖；
[0036]圖4是本發(fā)明實施例二提供的一種讀取存儲器存儲單元的方法的流程示意圖。
【具體實施方式】
[0037]為使本發(fā)明的目的、技術方案和優(yōu)點更加清楚，以下將參照本發(fā)明實施例中的附圖，通過實施方式清楚、完整地描述本發(fā)明的技術方案，顯然，所描述的實施例是本發(fā)明一部分實施例，而不是全部的實施例