非易失性半導(dǎo)體存儲(chǔ)裝置及其改寫方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及實(shí)現(xiàn)非易失性半導(dǎo)體存儲(chǔ)裝置的耐久特性以及數(shù)據(jù)保持特性的提高和改寫的高速化的技術(shù)。
【背景技術(shù)】
[0002]伴隨近年來微型計(jì)算機(jī)的處理的高速化、非易失性半導(dǎo)體存儲(chǔ)裝置的大容量化，強(qiáng)烈要求非易失性半導(dǎo)體存儲(chǔ)裝置的改寫高速化。
[0003]作為閃存的改寫方法，使用如下方法:在改寫開始時(shí)暫時(shí)實(shí)施讀出，在對(duì)存儲(chǔ)單元(cell)的寫入狀態(tài)進(jìn)行了判定之后，進(jìn)行擦除或?qū)懭?。通過使用該方法，來削減閃存的擦除次數(shù)、程序運(yùn)行次數(shù)，使耐久特性提高。此外，對(duì)于在改寫開始時(shí)已經(jīng)寫入了期待值的存儲(chǔ)單元，不進(jìn)行改寫電壓的施加，因此帶來數(shù)據(jù)保持特性的提高。
[0004]例如，在專利文獻(xiàn)1中，在閃存的改寫時(shí)，在不需要數(shù)據(jù)寫入前的預(yù)寫動(dòng)作(pre-writing)、擦除動(dòng)作的情況下省略這些動(dòng)作，由此延遲到達(dá)數(shù)據(jù)改寫次數(shù)的限制值，抑制可靠性的劣化，而且縮短平均的數(shù)據(jù)改寫時(shí)間。
[0005]在先技術(shù)文獻(xiàn)
[0006]專利文獻(xiàn)
[0007]專利文獻(xiàn)1:JP特開平8-221994號(hào)公報(bào)

【發(fā)明內(nèi)容】

[0008]近年來，ReRAM(resistancerandom access memory，電阻式隨機(jī)存取存儲(chǔ)器)、MRAM(magnetoresistive random access memory，磁阻式隨機(jī)存取存儲(chǔ)器)等、不需要固定塊單位的擦除，能夠?qū)崿F(xiàn)以比特為單位的雙向改寫的非易失性半導(dǎo)體存儲(chǔ)裝置的開發(fā)不斷進(jìn)展。在這些非易失性半導(dǎo)體存儲(chǔ)裝置的改寫中，為了使存儲(chǔ)單元的耐久特性以及數(shù)據(jù)保持特性提高，也期望對(duì)存儲(chǔ)單元的寫入狀態(tài)進(jìn)行判定來進(jìn)行改寫控制。
[0009]本發(fā)明的目的在于，在能夠?qū)崿F(xiàn)以比特為單位的雙向改寫的非易失性半導(dǎo)體存儲(chǔ)裝置中，使存儲(chǔ)單元的耐久特性以及數(shù)據(jù)保持特性提高，同時(shí)高速地實(shí)施改寫動(dòng)作。
[0010]本發(fā)明所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置具備:非易失性存儲(chǔ)器陣列，其具有各自具有多個(gè)寫入狀態(tài)的多個(gè)存儲(chǔ)單元；解碼電路，其選擇非易失性存儲(chǔ)器陣列中的至少1個(gè)存儲(chǔ)單元；和讀出電路，其從所選擇的存儲(chǔ)單元得到讀出數(shù)據(jù)。還具備:改寫比特信息生成電路，其基于讀出數(shù)據(jù)和被給予的寫入數(shù)據(jù)，生成表示數(shù)據(jù)改寫的要否的改寫比特信息；和數(shù)據(jù)改寫電路，其基于所生成的改寫比特信息，進(jìn)行所選擇的存儲(chǔ)單元的數(shù)據(jù)改寫。改寫比特信息生成電路按照多個(gè)存儲(chǔ)單元各自的每個(gè)寫入狀態(tài)的變化樣式，具有由內(nèi)部存儲(chǔ)電路、選擇電路、和邏輯電路構(gòu)成的組件。內(nèi)部存儲(chǔ)電路保持所生成的改寫比特信息，選擇電路選擇并輸出寫入數(shù)據(jù)和保持在內(nèi)部存儲(chǔ)電路中的改寫比特信息中的任意一者。邏輯電路基于讀出數(shù)據(jù)和選擇電路的輸出來決定改寫比特信息。邏輯電路在選擇電路選擇并輸出寫入數(shù)據(jù)的回讀模式下，在讀出數(shù)據(jù)與寫入數(shù)據(jù)的組合，符合分配給邏輯電路的寫入狀態(tài)的變化樣式的情況下，決定改寫比特信息使得進(jìn)行數(shù)據(jù)改寫。在讀出數(shù)據(jù)與寫入數(shù)據(jù)的組合，不符合分配給邏輯電路的寫入狀態(tài)的變化樣式的情況下，決定改寫比特信息使得不進(jìn)行數(shù)據(jù)改寫。在選擇電路選擇并輸出保持在內(nèi)部存儲(chǔ)電路中的改寫比特信息的校驗(yàn)?zāi)Ｊ较拢诒３衷趦?nèi)部存儲(chǔ)電路中的改寫比特信息表示剛剛進(jìn)行了數(shù)據(jù)改寫，并且，來自所選擇的存儲(chǔ)單元的再次的讀出數(shù)據(jù)與分配給邏輯電路的寫入狀態(tài)的變化樣式變化后的期待值數(shù)據(jù)不一致的情況下，決定改寫比特信息使得進(jìn)行再次的數(shù)據(jù)改寫。在符合如下兩種情況的至少一種的情況下，決定改寫比特信息使得不進(jìn)行再次的數(shù)據(jù)改寫:保持在內(nèi)部存儲(chǔ)電路中的改寫比特信息不表示剛剛進(jìn)行了數(shù)據(jù)改寫的情況、以及來自所選擇的存儲(chǔ)單元的再次的讀出數(shù)據(jù)與分配給邏輯電路的寫入狀態(tài)的變化樣式變化后的期待值數(shù)據(jù)一致的情況。
[0011]本發(fā)明所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的改寫方法，是具備非易失性存儲(chǔ)器陣列的非易失性半導(dǎo)體存儲(chǔ)裝置的改寫方法，所述非易失性存儲(chǔ)器陣列具有各自具有多個(gè)寫入狀態(tài)的多個(gè)存儲(chǔ)單元。具備:從非易失性存儲(chǔ)器陣列中的被選擇的至少1個(gè)存儲(chǔ)單元得到讀出數(shù)據(jù)的步驟；和基于讀出數(shù)據(jù)和被給予的寫入數(shù)據(jù)，按照多個(gè)存儲(chǔ)單元各自的每個(gè)寫入狀態(tài)的變化樣式，并行生成表示數(shù)據(jù)改寫的要否的改寫比特信息的步驟。還具備:基于所生成的改寫比特信息，反復(fù)執(zhí)行所選擇的存儲(chǔ)單元的第1變化樣式的數(shù)據(jù)改寫，直到能夠確認(rèn)第1變化樣式的數(shù)據(jù)改寫的完成為止的步驟；和基于所生成的改寫比特信息，反復(fù)執(zhí)行所選擇的存儲(chǔ)單元的第2變化樣式的數(shù)據(jù)改寫，直到能夠確認(rèn)第2變化樣式的數(shù)據(jù)改與的完成為止的步驟。
[0012]根據(jù)本發(fā)明，在非易失性半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)改寫時(shí)，能夠在1次讀出數(shù)據(jù)判定中決定以比特為單位的寫入控制，能夠兼顧存儲(chǔ)單元的耐久特性以及數(shù)據(jù)保持特性的提高和改寫高速化。此外，通過設(shè)置基于內(nèi)部保持的改寫比特信息和存儲(chǔ)器讀出數(shù)據(jù)來實(shí)施改寫判定的校驗(yàn)?zāi)Ｊ?，能夠防止針?duì)改寫完成的存儲(chǔ)單元的無用的追加寫入。
【附圖說明】
[0013]圖1是本發(fā)明的第1實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的框圖。
[0014]圖2是表示圖1中的第1邏輯電路的真值表的圖。
[0015]圖3是表示圖1中的第2邏輯電路的真值表的圖。
[0016]圖4是表示圖1的非易失性半導(dǎo)體存儲(chǔ)裝置的改寫動(dòng)作的流程圖。
[0017]圖5是本發(fā)明的第2實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的框圖。
【具體實(shí)施方式】
[0018]以下，基于附圖對(duì)本發(fā)明的實(shí)施方式進(jìn)行詳細(xì)說明。
[0019](第1實(shí)施方式)
[0020]圖1是表示本發(fā)明的第1實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置的構(gòu)成的圖。在圖1中，ReRAM、MRAM等能夠?qū)崿F(xiàn)以比特為單位的雙向改寫的非易失性半導(dǎo)體存儲(chǔ)裝置，具有由各自保持2值數(shù)據(jù)的多個(gè)存儲(chǔ)單元構(gòu)成的非易失性存儲(chǔ)器陣列(ARY)10。還具有對(duì)非易失性存儲(chǔ)器陣列100中的至少1個(gè)存儲(chǔ)單元進(jìn)行選擇的行解碼電路(XDEC)1IX以及列解碼電路(YDEC)1IY、和從存儲(chǔ)單元得到讀出數(shù)據(jù)的讀出電路即讀出放大器(SA)102。還具有對(duì)存儲(chǔ)單元的寫入狀態(tài)進(jìn)行電改寫的數(shù)據(jù)改寫電路(WD) 103、和基于被給予的寫入數(shù)據(jù)DIN、來自非易失性存儲(chǔ)器陣列100的讀出數(shù)據(jù)RO和模式控制信號(hào)MODE來生成改寫比特信息的改寫比特信息生成電路200。寫入數(shù)據(jù)DIN、讀出數(shù)據(jù)R0以及改寫比特信息例如為1個(gè)地址的量是8比特結(jié)構(gòu)。
[0021]圖1所示的改寫比特信息生成電路200假定了寫入狀態(tài)從“0”狀態(tài)向“1”狀態(tài)變化的情況、和寫入狀態(tài)從“1”狀態(tài)向“0”狀態(tài)變化的情況這2個(gè)情況。于是由第1選擇電路201以及第2選擇電路202、第1邏輯電路(L0G1)203以及第2邏輯電路(L0G2)204、和第1內(nèi)部存儲(chǔ)電路(BUF1)205以及第2內(nèi)部存儲(chǔ)電路(BUF2)206構(gòu)成。第1選擇電路201、第1邏輯電路203以及第1內(nèi)部存儲(chǔ)電路205構(gòu)成一組電路組件(unit)。第2選擇電路202、第2邏輯電路204以及第2內(nèi)部存儲(chǔ)電路206構(gòu)成另一組電路組件。
[0022]第1選擇電路201將寫入數(shù)據(jù)DIN和第1內(nèi)部存儲(chǔ)電路205的輸出數(shù)據(jù)作為輸入，在模式控制信號(hào)MODE為“0”的情況下選擇并輸出寫入數(shù)據(jù)DIN，在模式控制信號(hào)MODE為“1”的情況下選擇并輸出第1內(nèi)部存儲(chǔ)電路205的輸出數(shù)據(jù)。
[0023]第1邏輯電路203將第1選擇電路201的輸出DIN1和讀出數(shù)據(jù)R0作為輸入，根據(jù)模式控制信號(hào)MODE的值，如后述那樣改變動(dòng)作，輸出表示應(yīng)執(zhí)行從“0”狀態(tài)向“ 1 ”狀態(tài)的改寫的比特的第1改寫比特信息D01。
[0024]圖2是被分配給從“0”狀態(tài)向“1”狀態(tài)的改寫的第1邏輯電路203的真值表的一例。在模式控制信號(hào)MODE為“0 ”、即為回讀模式的情況下，第1邏輯電路203僅針對(duì)讀出數(shù)據(jù)R0為“0”狀態(tài)的比特且寫入數(shù)據(jù)DIN為“1”的比特，輸出設(shè)定了“0”的改寫比特信息D01。此外，在模式控制信號(hào)MODE為“ 1 ”、即為校驗(yàn)?zāi)Ｊ降那闆r下，第1邏輯電路203僅針對(duì)讀出數(shù)據(jù)R0為“0”狀態(tài)的比特且保持在第1內(nèi)部存儲(chǔ)電路205中的上次改寫動(dòng)作所使用的改寫比特信息DIN1被設(shè)定“0”的比特，輸出設(shè)定了 “0”的改寫比特信息D01。
[0025]第2選擇電路202將寫入數(shù)據(jù)DIN和第2內(nèi)部存儲(chǔ)電路206的輸出數(shù)據(jù)作為輸入，在模式控制信號(hào)MODE為“0”的情況下選擇并輸出寫入數(shù)據(jù)DIN，在模式控制信號(hào)MODE為“1”的情況下選擇并輸出第2內(nèi)部存儲(chǔ)電路206的輸出數(shù)據(jù)。
[0026]第2邏輯電路204將第2選擇電路202的輸出DIN2和讀出數(shù)據(jù)R0作為輸入，根據(jù)模式控制信號(hào)MODE的值，如后述那樣改變動(dòng)作，輸出表示應(yīng)執(zhí)行從“ 1 ”狀態(tài)向“0”狀態(tài)的改寫的比特的第2改寫比特信息D02。
[0027]圖3是被分配給從“1”狀態(tài)向“0”狀態(tài)的改寫的第2邏輯電路204的真值表的一例。在模式控制信號(hào)MODE為“0 ”、即為回讀模