將雙單元的存儲數(shù)據(jù)屏蔽而進行輸出的半導(dǎo)體器件的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體器件，例如涉及包含非易失性存儲器的半導(dǎo)體器件。
【背景技術(shù)】
[0002]以往，在將互補的數(shù)據(jù)寫入至兩個存儲單元的半導(dǎo)體非易失性存儲器中，公知一種具有空白檢查(blank check)功能的半導(dǎo)體非易失性存儲器。
[0003]例如，日本特開2009-272028號公報(專利文獻1)所記載的半導(dǎo)體集成電路具備:包含多個雙單元的非易失性存儲器(DFL;21)、選擇器(SEL_BC)和讀出電路(BC_SA)。在雙單元的兩個非易失性存儲單元(MC1、MC2)中寫入互補數(shù)據(jù)，而將其設(shè)定成小閾值電壓和大閾值電壓的組合的寫入狀態(tài)。在兩個非易失性存儲器(MC1、MC2)中寫入非互補數(shù)據(jù)(稱為擦除)，而例如使其均為小閾值電壓的空白(blank)狀態(tài)。選擇器(SEL_BC)包含多個開關(guān)元件。在空白檢查動作期間將選擇器(SEL_BC)的開關(guān)元件控制為開狀態(tài)，并將在讀出電路的第1輸入端子中公共地流動的各雙單元的第1總電流與第2輸入端子的參考信號比較，從而以高速檢測多個雙單元為寫入狀態(tài)還是空白狀態(tài)。
[0004]現(xiàn)有技術(shù)文獻
[0005]專利文獻
[0006]專利文獻1:日本特開2009-272028號公報

【發(fā)明內(nèi)容】

[0007]但是，雖然能夠通過擦除來使兩個非易失性存儲器(MC1、MC2)的閾值電壓均為低狀態(tài)，但無法否定擦除前的寫入狀態(tài)下的兩個非易失性存儲器的閾值電壓的大小關(guān)系有可能在擦除后也被維持。
[0008]因此，存在盡管已擦除但當試著讀出時仍會讀出與擦除前寫入的數(shù)據(jù)相同的數(shù)據(jù)的情況，而有可能成為安全上的問題。
[0009]其他技術(shù)課題和新特征將從本說明書的記述及附圖得以明確。
[0010]在本發(fā)明的一個實施方式的半導(dǎo)體器件中，輸出電路在接收到雙單元的讀出請求時，在構(gòu)成雙單元的第1存儲元件的閾值電壓比擦除判斷電平小、且構(gòu)成雙單元的第2存儲元件的閾值電壓比擦除判斷電平小的情況下，將雙單元的存儲數(shù)據(jù)屏蔽而進行輸出。
[0011]發(fā)明效果
[0012]根據(jù)本發(fā)明的一個實施方式，能夠防止盡管已擦除但仍會讀出擦除前的寫入數(shù)據(jù)。
【附圖說明】
[0013]圖1是表示第1實施方式的半導(dǎo)體器件的結(jié)構(gòu)的圖。
[0014]圖2是表示從第1實施方式的半導(dǎo)體器件的存儲陣列讀出雙單元數(shù)據(jù)的處理的順序的流程圖。
[0015]圖3是表示第2實施方式的微型計算機的結(jié)構(gòu)的圖。
[0016]圖4是表示閃存模塊的結(jié)構(gòu)的圖。
[0017]圖5的(a)是表示提供給分裂柵型閃存元件的偏壓的例子的圖。圖5的(b)是表示提供給使用熱載流子寫入方式的疊柵型閃存元件的偏壓的例子的圖。圖5的(c)是表示提供給使用FN隧穿寫入方式的疊柵型閃存元件的偏壓的例子的圖。
[0018]圖6的(a)是表示雙單元數(shù)據(jù)存儲“0”的狀態(tài)的圖。圖6的(b)是表示雙單元數(shù)據(jù)存儲“1”的狀態(tài)的圖。圖6的(c)是表示雙單元數(shù)據(jù)的初始化狀態(tài)的圖。
[0019]圖7是雙單元數(shù)據(jù)的讀出系統(tǒng)及寫入系統(tǒng)的詳細的電路結(jié)構(gòu)的例子。
[0020]圖8是表示差動放大部的結(jié)構(gòu)的圖。
[0021]圖9是表示數(shù)據(jù)輸出部的結(jié)構(gòu)的圖。
[0022 ]圖10是表示輸出電路控制部的結(jié)構(gòu)的圖。
[0023]圖11是用于說明第1模式中的動作的圖。
[0024]圖12是用于說明第2模式中的動作的圖。
[0025]圖13是用于說明第3模式中的動作的圖。
[0026]圖14是用于說明生成各種控制信號的定時的圖。
[0027]圖15是表示從第3實施方式的半導(dǎo)體器件的存儲陣列讀出雙單元數(shù)據(jù)的處理的順序的流程圖。
【具體實施方式】
[0028]以下使用附圖來說明本發(fā)明的實施方式。
[0029][第1實施方式]
[0030]圖1是表示第1實施方式的半導(dǎo)體器件的結(jié)構(gòu)的圖。
[0031]該半導(dǎo)體器件100具有存儲陣列101和輸出電路105。
[0032]存儲陣列101包含多個雙單元104。雙單元104由根據(jù)閾值電壓Vth的不同來保持二進制數(shù)據(jù)(雙單元數(shù)據(jù))、且各自能夠電重寫的第1存儲元件102和第2存儲元件103構(gòu)成。
[0033]輸出電路105在接收到雙單元104的讀出請求時，在第1存儲元件102的閾值電壓Vth比擦除判斷電平小、且第2存儲元件103的閾值電壓Vth比擦除判斷電平小的情況下，輸出將雙單元104的存儲數(shù)據(jù)屏蔽得到的數(shù)據(jù)。屏蔽得到的數(shù)據(jù)是指例如不依存于雙單元104的存儲數(shù)據(jù)的值的值，為固定值“1”或”0”，或者為隨機值。在此的擦除判斷電平是指能夠與寫入后的存儲單元的閾值高的狀態(tài)進行區(qū)別那樣的規(guī)定電壓電平，并不特別需要為與雙單元的擦除或各個存儲單元的擦除動作時所使用的擦除判斷電平完全相同的電壓值，只要是類似的電壓值即可。
[0034]圖2是表示從第1實施方式的半導(dǎo)體器件的存儲陣列104讀出雙單元數(shù)據(jù)的處理的順序的流程圖。
[0035]首先，輸出電路105接收雙單元數(shù)據(jù)的讀出請求信號RRQ(步驟S101)。
[0036]接著，輸出電路105通過位線BL來讀出第1存儲元件102所存儲的數(shù)據(jù)，由此來判斷第1存儲元件102的閾值電壓Vth是否比擦除判斷電平VREF小(步驟S102)。
[0037]接著，輸出電路105通過位線/BL來讀出第2存儲元件103所存儲的數(shù)據(jù)，由此來判斷第2存儲元件103的閾值電壓Vth是否比擦除判斷電平VREF小(步驟S103)。
[0038]接著，輸出電路105通過位線對BL、/BL的差動放大來檢測雙單元104所存儲的數(shù)據(jù)(步驟 S104)。
[0039 ] 輸出電路105在第1存儲元件10 2的閾值電壓Vth比擦除判斷電平VREF小、且第2存儲元件103的閾值電壓Vth比擦除判斷電平VREF小的情況下(在步驟S105中為是)，將對雙單元104的存儲數(shù)據(jù)屏蔽得到的數(shù)據(jù)作為讀出數(shù)據(jù)輸出(步驟S106)。
[0040]輸出電路105在第1存儲元件102的閾值電壓Vth為擦除判斷電平VREF以上、或第2存儲元件103的閾值電壓Vth為擦除判斷電平VREF以上的情況下(在步驟S105中為否)，將通過位線對BL、/BL的差動放大對雙單元104所存儲的數(shù)據(jù)進行檢測得到的數(shù)據(jù)作為讀出數(shù)據(jù)輸出(步驟S107)。
[0041]如以上那樣，根據(jù)本實施方式，由于只要構(gòu)成雙單元的兩個存儲元件的閾值電壓比擦除判斷電平小，則雙單元的存儲數(shù)據(jù)就會被屏蔽，所以能夠防止讀出擦除前的寫入數(shù)據(jù)。
[0042][第2實施方式]
[0043]本實施方式的半導(dǎo)體器件是微型計算機。
[0044](微型計算機)
[0045]圖3是表示第2實施方式的微型計算機1的結(jié)構(gòu)的圖。
[0046]圖3所示的微型計算機(MCT)l例如通過互補型M0S集成電路制造技術(shù)等而形成在單晶硅那樣的一個半導(dǎo)體芯片上。
[0047]微型計算機1并沒有特別限制，但具有高速總線HBUS和外圍總線PBUS。高速總線HBUS和外圍總線PBUS并沒有特別限制，但分別具有數(shù)據(jù)總線、地址總線及控制總線。通過設(shè)置兩個總線，與將所有的電路與公共總線公共連接的情況相比，能夠減輕總線的負載從而保證高速存取動作。
[0048]在高速總線HBUS上連接有:具有命令控制部和執(zhí)行部而執(zhí)行命令的中央處理裝置(CPU) 2,存儲器直接存取控制器(DMAC) 3、進行高速總線HBUS和外圍總線PBUS的總線接口控制或總線橋控制的總線接口電路(BIF)4。
[0049]在高速總線HBUS上還連接有:用于中央處理裝置2的工作區(qū)等的隨機存取存儲器(RAM) 5、及作為保存數(shù)據(jù)或程序的非易失性存儲器模塊的閃存模塊(FMDL) 6。
[0050]在外圍總線roUS上連接有:對閃存模塊(FMDL)6進行指令存取控制的閃存定序器(FSQC)7、外部輸入輸出端口(PRT)8、9、計時器(TMR)1、及生成用于控制微型計算機1的內(nèi)部的時鐘CLK的時鐘脈沖發(fā)生器(CPG)ll。
[0051 ]而且，微型計算機1具有:將振蕩器與XTAL/EXTAL連接或供給外部時鐘的時鐘端子、指示待機狀態(tài)的外部硬件待機端子STB、指示重置的外部重置端子RES、外部電源端子VCC、外部接地端子Vss。
[0052]在此，由于作為邏輯電路的閃存定序器7、和陣列結(jié)構(gòu)的閃存模塊6是使用不同的CAD工具來設(shè)計的，所以為方便起見而將其作為不同的電路塊來圖示，但雙方一起構(gòu)成一個閃存。閃存模塊6經(jīng)由只讀的高速存取端口(HACSP)與高速總線HBUS連接。CPU或DMAC能夠從高速總線HBUS經(jīng)由高速存取端口來讀取閃存模塊6XPU2或DMAC3在對閃存模塊6進行寫入及初始化的存取時，經(jīng)由總線接口 4并經(jīng)由外圍總線PBUS來對閃存定序器7發(fā)出指令，由此閃存定序器7從外圍總線PBUS通過低速存取端口( LACSP)進行閃存模塊的初始化或?qū)懭雱幼鞯目刂啤?br>[0053](閃存模塊)
[0054]圖4是表示閃存模塊6的結(jié)構(gòu)的圖。
[0055]閃存模塊6使用兩個非易失性存儲單元來進行一位的信息的存儲。即，存儲陣列(MARY) 19作為一位的雙單元而具有多對分別能夠重寫的兩個非易失性存儲單元MC1、MC2。在圖3中作為代表僅圖示一對。在本說明書中，將存儲單元MCI稱為正單元，將存儲單元MC2稱為負單元。當然，閃存模塊6也存在包含使用一個非易失性存儲單元來進行一位的信息的存儲的多個存儲單元的情況。在這樣的情況下，大多通過以存儲陣列、或比存儲陣列小的單位分割而成的存儲塊單位來將其分開配置在閃存模塊6內(nèi)。
[0056]易失性存儲單元MC1、MC2是例如在圖5的(a)中例示的分裂柵(splitgate)型閃存元件。該存儲元件具有經(jīng)由柵極絕緣膜配置在源極/漏極區(qū)域之間的溝道形成區(qū)域上的控制柵極CG和存儲柵極MG。在存儲柵極MG與柵極絕緣膜之間配置有氮化硅等電荷捕獲區(qū)域(SiN)。選擇柵極側(cè)的源極或漏極區(qū)域與位線BL連接，存儲柵極MG側(cè)的源極或漏極區(qū)域與源極線SL連接。
[0057]為了降低存儲單元的閾值電壓Vth，而使BL = H1-Z (高阻抗狀態(tài))、CG = 1.5V、MG =-10V、SL = 6、WELL = 0 V，通過阱區(qū)域(WELL)與存儲柵極MG之間的高電場來將電子從電荷捕獲區(qū)域(SiN)牽引到阱區(qū)域(WELL)中。該處理單位為共用存儲柵極的多個存儲單元。
[0058]為了提高存儲單元的閾值電壓Vth，而使BL = 0V、CG=l.5V、MG=10V、SL = 6、WELL= 0V，使寫入電流從源極線SL向位線流動，由此將在控制柵極與存儲柵極的邊界部分中產(chǎn)生的熱電子注入到電荷捕獲區(qū)域(SiN)。由于電子的注入根據(jù)是否有位線電流流動來決定，所以該處理以位單位來控制。
[0059]讀出在BL= 1.5V、CG= 1.5V、MG = 0V、SL = 0V、WELL = 0V下進行。若存儲單元的閾值電壓Vth低，則存儲單元為開狀態(tài)，若閾值電壓Vth高，則存儲單元為關(guān)狀態(tài)。
[0060]存儲元件并不限定于分裂柵型閃存元件，也可以為在圖5的(b)、圖5的(c)中例示的疊柵(stack gate)型閃存元件。該存儲元件在源極/漏極區(qū)域之間的溝道形成區(qū)域上經(jīng)由柵極絕緣膜將浮柵FG和控制柵極WL疊加而構(gòu)成。圖5的(b)是通過熱載流子寫入方式來提高閾值電壓Vth，通過向阱區(qū)域WELL放出電子來降低閾值電壓Vth。圖5的(c)是通過FN隧穿(tunnel)寫入方式來提高閾值電壓Vth，通過向位線BL放出電子來降低閾值電壓Vth。
[0061 ]在以下的說明中，將存儲元件作為分裂柵型閃存元件來進行說明。
[0062]基于由非易失性存儲單元MC1、MC2構(gòu)成的一個雙單元進行的信息