晶閘管存儲器單元集成電路的制作方法
【技術領域】
[0001] 本申請涉及集成電路。更具體地說，本申請涉及在存儲器單元的陣列中存儲數(shù)據(jù) 位值的存儲器集成電路。
【背景技術】
[0002] 存儲器系統(tǒng)設計者已奮斗多年并且繼續(xù)奮斗以找到一種解決方案，該解決方案提 供動態(tài)隨機存取存儲器(DRAM)的密度、靜態(tài)隨機存取存儲器(SRAM)的高速操作連同針對超 低功率模式和/或供電故障將存儲器系統(tǒng)的易失性位值備份成非易失性形式的能力。

【發(fā)明內(nèi)容】

[0003] 本申請涉及半導體存儲器器件，所述半導體存儲器器件包括在基底上形成的存儲 器單元的陣列。所述陣列的每個給定存儲器單元包括電阻負載元件和晶閘管器件，所述電 阻負載元件和晶閘管器件定義穿過所述給定存儲器單元的所述電阻負載元件和晶閘管器 件的可切換電流路徑。所述電阻負載元件由相變材料來實現(xiàn)，所述相變材料可以被流過所 述給定存儲器單元的可切換電流路徑的電流選擇性地編程為高電阻狀態(tài)和低電阻狀態(tài)中 的一個。所述給定存儲器單元的可切換電流路徑的狀態(tài)表示由所述給定存儲器單元存儲的 易失性位值。在所述基底上形成對應于所述陣列的各個行的至少一個字線。給定字線耦接 到穿過針對所述陣列的對應行的存儲器單元的電阻負載元件和晶閘管器件的可切換電流 路徑。對應于所述陣列的各個列的多個位線在所述基底上形成，并且與針對所述陣列的對 應列的存儲器單元的晶閘管對接。所述存儲器器件還包括電路，所述電路被配置為，對所述 陣列的每個字線施加第一電信號以便生成電流，所述電流根據(jù)所述陣列的存儲器單元的可 切換電流路徑的狀態(tài)將所述陣列的所有存儲器單元的電阻負載元件的相變材料編程為所 述高電阻狀態(tài)和低電阻狀態(tài)中的一個，以用于對由所述陣列的存儲器單元存儲的易失性位 值的非易失性備份。
[0004] 對于其中所述給定存儲器單元的可開關電流路徑處在對應于易失性"0"位值的非 導電/斷開狀態(tài)下的所述陣列的存儲器單元，第一電信號可以產(chǎn)生電流，所述電流通過熔化 將所述給定存儲器單元的電阻負載元件的相變材料轉(zhuǎn)換為對應于非易失性"〇"位值的所述 高電阻狀態(tài)。對于其中所述給定存儲器單元的可開關電流路徑處在對應于易失性"Γ位值 的導電/接通狀態(tài)下的所述陣列的存儲器單元，第一電信號可以產(chǎn)生電流，所述電流不對所 述給定存儲器單元的電阻負載元件的相變材料進行轉(zhuǎn)換，使得其仍處在對應于非易失性 "Γ位值的低電阻狀態(tài)。
[0005] 在一個實施例中，第一電信號是所述陣列的存儲器單元的晶閘管器件的開關電壓 之上的電壓脈沖。
[0006] 所述存儲器器件的所述電路可以進一步被配置為，對所述陣列的每個字線施加第 二電信號以便生成電流，所述電流根據(jù)由所述陣列的存儲器單元存儲的非易失性位值，將 所述陣列的所有存儲器單元的電阻負載元件的相變材料編程為所述低電阻狀態(tài)，以及設置 所述陣列的存儲器單元的可開關電流路徑的狀態(tài)，以用于從非易失性備份恢復由所述陣列 的存儲器單元存儲的易失性位值。
[0007] 對于其中所述給定存儲器單元的電阻負載元件的相變材料處在對應于非易失性 "〇"位值的高電阻狀態(tài)下的所述陣列的存儲器單元，所述第二電信號可以產(chǎn)生電流，所述電 流通過再結(jié)晶將所述給定存儲器單元的電阻負載元件的相變材料轉(zhuǎn)換為低電阻狀態(tài)，并且 將所述給定存儲器單元的可開關電流路徑的狀態(tài)設置為對應于易失性"〇"位值的非導電/ 斷開狀態(tài)。對于其中所述給定存儲器單元的電阻負載元件的相變材料處在對應于非易失性 "Γ位值的低電阻狀態(tài)下的所述陣列的存儲器單元，所述第二電信號可以產(chǎn)生電流，所述電 流不對所述給定存儲器單元的電阻負載元件的相變材料進行轉(zhuǎn)換，使得其仍處在低電阻狀 態(tài)下，并且將所述給定存儲器單元的可開關電流路徑的狀態(tài)設置為對應于易失性"Γ位值 的導電/接通狀態(tài)。
[0008] 在一個實施例中，所述第二電信號包括電壓脈沖，所述電壓脈沖后面是到所述陣 列的存儲器單元的晶閘管器件的開關電壓以下的電平的電壓降低。
[0009] 所述陣列的存儲器單元的晶閘管器件可以包括與第二類型調(diào)制摻雜界面間隔開 的第一類型調(diào)制摻雜量子阱界面。所述位線可以耦接到所述陣列的對應列的存儲器單元的 第一類型調(diào)制摻雜量子阱界面?？梢栽谒龌咨闲纬蓪谒鲫嚵械母鱾€列的多個擦 除線。給定擦除線可以耦接到所述陣列的對應列的存儲器單元的第二類型調(diào)制摻雜量子阱 界面。
[0010] 在一個實施例中，所述半導體存儲器器件進一步包括地址總線、數(shù)據(jù)總線和控制 總線。行地址解碼電路可操作地耦接到所述地址總線。行地址解碼電路可以被配置成選擇 如由在所述地址總線上輸入的行地址所支配的字線。字線驅(qū)動器電路可操作地耦接到所述 行地址解碼電路。所述字線驅(qū)動器電路可以被配置成對選擇的字線施加信號。列地址解碼 電路可操作地耦接到所述地址總線。列地址解碼電路可以被配置成選擇如由在所述地址總 線上輸入的列地址所支配的位線。位線放大器和驅(qū)動器電路可操作地耦接到所述列地址解 碼電路和所述陣列的位線。位線放大器和驅(qū)動器電路可以被配置成對在選擇的位線上承載 的信號進行施加或處理。擦除線驅(qū)動器電路可操作地耦接到所述列地址解碼電路和所述陣 列的擦除線。所述擦除線驅(qū)動器電路可以被配置成施加在選擇的擦除線上承載的信號。數(shù) 據(jù)輸入電路和數(shù)據(jù)輸出電路可操作地耦接到所述數(shù)據(jù)總線。10門電路可操作地耦接在位線 放大器和驅(qū)動器電路與數(shù)據(jù)輸入電路和數(shù)據(jù)輸出電路兩者之間，并且還可操作地耦接在擦 除線驅(qū)動器電路與數(shù)據(jù)輸入電路之間?？刂齐娐房刹僮鞯伛罱拥娇刂瓶偩€。控制電路可以 被配置成根據(jù)在所述控制總線上輸入的控制數(shù)據(jù)控制半導體存儲器器件的操作。
[0011] 在優(yōu)選實施例中，對所述陣列的（多個)字線施加第一電信號的電路響應于檢測預 定事件或信號的存在的電路進行操作。所述預定事件或信號可以由以下中的至少一個來觸 發(fā):預定用戶輸入、處理系統(tǒng)的預定低功率操作模式以及提供給所述器件的功率的降低。
[0012] 所述陣列的存儲器單元的晶閘管器件可以從定義互補η型和p型調(diào)制摻雜量子阱 界面的、在所述基底上形成的外延層結(jié)構實現(xiàn)。所述外延層結(jié)構可以包括:Ν+型摻雜層；形 成與所述Ν+型摻雜層間隔開的ρ型調(diào)制摻雜量子阱界面的第一多個層;形成η型調(diào)制摻雜量 子阱界面的第二多個層，所述第一多個層與所述第二多個層分離；以及與所述第二多個層 間隔開的Ρ+型摻雜層。所述η型調(diào)制摻雜量子阱界面包括通過至少一個未摻雜間隔層與η型 摻雜電荷薄層分離的至少一個量子阱。所述P型調(diào)制摻雜量子阱界面包括通過至少一個未 摻雜間隔層與P型摻雜電荷薄層分離的至少一個量子阱?？梢栽谒鯪+型摻雜層之上形成 所述P型調(diào)制摻雜量子阱界面。
[0013] 所述陣列的存儲器單元的電阻負載元件的相變材料可以從硫?qū)俨ＡР牧蠈崿F(xiàn)。
[0014] 所述存儲器單元可以被配置用于其中通過所述存儲器單元的可開關電流路徑的 狀態(tài)存儲的易失性位值不需要定期更新的類似SRAM的操作，或者用于其中定期在低功率動 態(tài)存儲狀態(tài)之間對由所述存儲器單元的可開關電流路徑的狀態(tài)存儲的易失性位值進行更 新的類似DRAM的操作。
【附圖說明】
[0015] 圖1是根據(jù)本申請的晶閘管存儲器單元集成電路的示意圖。
[0016] 圖2是示出圖1的晶閘管存儲器單元的電阻負載元件和晶閘管器件的電流-電壓特 征的、包括對應于易失性"〇"和"Γ位值的這樣的電流-電壓特征的圖。
[0017] 圖3是根據(jù)本申請的示例性晶閘管存儲器單元集成電路的示意頂視圖。
[0018] 圖4示出了針對對應于NV"0"位值的電阻負載元件的高電阻狀態(tài)和針對對應于NV "Γ位值的電阻負載元件的低電阻狀態(tài)的圖1的晶閘管存儲器單元的電阻負載元件和晶閘 管器件的電流-電壓特征。
[0019] 圖5是示出了圖1的晶閘管存儲器單元的電阻負載元件和晶閘管器件的電流-電壓 特征(包括對應于易失性"0"和"Γ位值的這樣的電流-電壓特征）以及在晶閘管存儲器單元 的更新周期之間的低功率存儲狀態(tài)期間施加于晶閘管存儲器單元的字線的電壓電平的圖。
[0020] 圖6是示出了定期更新操作期間的圖1和5的晶閘管存儲器單元的電阻負載元件和 晶閘管器件的電流特征的圖。
[0021] 圖7是概括本申請的晶閘管存儲器單元集成電路的潛在益處的圖表。
[0022] 圖8是具有存儲器系統(tǒng)的示例性集成電路的框圖，所述存儲器系統(tǒng)包括根據(jù)本申 請的晶閘管存儲器單元的陣列。
【具體實施方式】
[0023] 圖1是根據(jù)本申請的晶閘管存儲器單元集成電路的示意圖。所述晶閘管存儲器單 元集成電路包括集成地在基底上形成的晶閘管存儲器單元的陣列，其中，每個晶閘管存儲 器單元包括兩個器件一一晶閘管器件和電阻負載元件。所述晶閘管器件和電阻負載元件定 義穿過晶閘管器件和電阻負載元件的可開關電流路徑，其中，當晶閘管器件在其導電/接通 狀態(tài)下操作時所述電流路徑被切換為接通，并且其中，當晶閘管器件在其非導電/斷開狀態(tài) 下操作時所述電流路徑被切換為斷開。晶閘管器件包括在基底18上的（多個)底部N+層17與 (多個)頂部P+層15之間形成的互補η型和p型調(diào)制摻雜量子阱（QW)界面11、13。在一個實施 例中，晶閘管器件由包括在頂部Ρ+層15之上形成的耐熔陽極端子19的臺面定義。陰極端子 21可操作地耦接到底部Ν+層17。陰極端子21的電位固定在地或負電位。η溝道注入極端子23 和Ρ溝道注入極端子25分別電耦接到η型和ρ型調(diào)制摻雜量子阱界面11、13?？梢栽陧敳筷枠O 端子19之上集成地形成電阻負載元件27。在一個實施例中，電阻負載元件27由夾在陽極端 子19與定義耦接到陣列的行中的每個晶閘管存儲器單元的字線29的頂部耐熔電極的部分 之間的相變材料來實現(xiàn)。因此，存在針對陣列的每個行的字線29(圖3)。可以從鎢或其它合 適金屬實現(xiàn)字線29。針對陣列的列中的每個晶閘管存儲器單元的η溝道注入極端子23電耦 接到位線(其可以從銅或其它合適金屬實現(xiàn)）。因此，存在針對陣列的每個列的位線（圖3)。 針對陣列的列中的每個晶閘管存儲器單元的Ρ溝道注入極端子25電耦接到擦除線（其可以 從銅或其它合適金屬實現(xiàn)）。因此，存在針對陣列的每個列的擦除線（圖3)。
[0024] 優(yōu)選地，晶閘管存儲器單元集成電路（以及可能的是集成制造到其中的其它光電 子器件