移位寄存器、柵線集成驅動電路、陣列基板及顯示裝置的制造方法
【技術領域】
[0001]本發(fā)明涉及顯示技術領域，尤指一種移位寄存器、柵線集成驅動電路、陣列基板及顯示裝置。
【背景技術】
[0002]在科技發(fā)展日新月異的現今時代中，液晶顯示器已經廣泛地應用在電子顯示產品上，如電視機、計算機、手機及個人數字助理等。液晶顯示器包括數據驅動器(SourceDriver)、柵極驅動裝置(Gate Driver)及液晶顯示面板等。其中，液晶顯示面板中具有像素陣列，而柵極驅動裝置用以依序開啟像素陣列中對應的像素行，以將數據驅動器輸出的像素數據傳輸至像素，進而顯示待顯圖像。
[0003]目前，柵極驅動裝置一般通過陣列工藝形成在液晶顯示器的陣列基板上，即陣列基板行驅動(Gate Driver on Array,GOA)工藝，這種集成工藝不僅節(jié)省了成本，而且可以做到液晶面板(Panel)兩邊對稱的美觀設計，同時，也省去了柵極集成電路(ICJntegratedCircuit)的綁定(Bonding)區(qū)域以及扇出(Fan-out)的布線空間，從而可以實現窄邊框的設計;并且，這種集成工藝還可以省去柵極掃描線方向的Bonding工藝，從而提高了產能和良率。
[0004]現有的柵極驅動裝置通常由多個級聯(lián)的移位寄存器構成。其中各級移位寄存器的信號輸出端所輸出信號一般是由上拉節(jié)點和時鐘信號控制的，但是在現有的移位寄存器中，在信號輸出端(Output)保持階段，時鐘信號端(CLK)對應的輸出電路中的薄膜晶體管的柵極截止電位為-8V，而Output端也被低電平信號端(Vss)拉低到-8V。這樣薄膜晶體管的柵源電壓差(Vgs)為0V，在高溫環(huán)境下會因漏電流較大，導致Output端輸出的信號在本該截止的時間內隨CLK端輸入高電位時產生波動，發(fā)生異常顯示，而按照開關晶體管的轉移特性曲線，當開關晶體管在柵源電壓差為-8V時，截至狀態(tài)最佳，相當于開路，但如果通過工藝使得特性曲線向右漂移難度又較大。
【發(fā)明內容】
[0005]有鑒于此，本發(fā)明實施例提供一種移位寄存器、柵線集成驅動電路、陣列基板及顯示裝置，可以實現第二輸出模塊的第一端的負壓截止電位為低電平信號端電位的2倍的目的，提高移位寄存器的輸出穩(wěn)定性。
[0006]因此，本發(fā)明實施例提供了一種移位寄存器，包括:輸入模塊、下拉驅動模塊、復位模塊、第一輸出模塊、控制模塊和第二輸出模塊;其中，
[0007]所述輸入模塊的第一端與信號輸入端連接、第二端與上拉節(jié)點連接;所述輸入模塊用于在所述信號輸入端的控制下，控制所述上拉節(jié)點的電位；
[0008]所述下拉驅動模塊的第一端與直流信號端連接、第二端與下拉節(jié)點連接、第三端與上拉節(jié)點連接、第四端與低電平信號端連接;所述下拉驅動模塊用于在所述上拉節(jié)點為高電位時控制所述下拉節(jié)點為低電位，在所述下拉節(jié)點為高電位時控制所述上拉節(jié)點為高電位；
[0009]所述復位模塊的第一端與所述復位信號端連接、第二端與所述上拉節(jié)點連接、第三端與所述低電平信號端連接、第四端與所述信號輸出端連接;所述復位模塊用于在所述復位信號端的控制下，將所述上拉節(jié)點和所述信號輸出端的電位拉低；
[0010]所述第一輸出模塊的第一端與所述下拉節(jié)點連接、第二端與所述低電平信號端連接、第三端與所述信號輸出端連接;所述第一輸出模塊用于在所述下拉節(jié)點的控制下，將所述信號輸出端的電位拉低；
[0011]所述控制模塊的第一端與所述直流信號端連接、第二端接地、第三端與所述低電平信號端連接、第四端與所述上拉節(jié)點連接、第五端與所述第二輸出模塊的第一端連接;所述控制模塊用于在所述直流信號端和上拉節(jié)點的控制下，在所述上拉節(jié)點為高電平時將所述第二輸出模塊與所述上拉節(jié)點導通，在所述上拉節(jié)點為低電平時將所述第二輸出模塊的第一端的電位拉低至所述低電平信號端電位的2倍；
[0012]所述第二輸出模塊的第二端與所述上拉節(jié)點連接、第三端與時鐘信號端連接、第四端與所述信號輸出端連接;所述第二輸出模塊用于在所述上拉節(jié)點的控制下，將所述時鐘信號端的信號通過所述信號輸出端輸出。
[0013]本發(fā)明實施例還提供了一種陣列基板，包括本發(fā)明實施例提供的柵線集成驅動電路。
[0014]本發(fā)明實施例還提供了一種顯示裝置，包括本發(fā)明實施例提供的上述陣列基板。
[0015]本發(fā)明實施例的有益效果包括:
[0016]本發(fā)明實施例提供的一種移位寄存器由于控制模塊對第二輸出模塊的作用，可以達到不需要外接電路額外產生參考電壓信號，就能實現第二輸出模塊的第一端的負壓截止電位為低電平信號端電位的2倍的目的，進而提高移位寄存器的輸出穩(wěn)定性。
【附圖說明】
[0017]圖1為本發(fā)明實施例提供的移位寄存器的示意圖之一；
[0018]圖2和圖3分別為本發(fā)明實施例提供的移位寄存器中的控制模塊和第二輸出模塊的不意圖；
[0019]圖4為本發(fā)明實施例提供的移位寄存器的示意圖之二；
[0020]圖5為本發(fā)明實施例提供的移位寄存器的示意圖之三；
[0021 ]圖6為本發(fā)明實施例提供的移位寄存器的示意圖之四；
[0022]圖7為本發(fā)明實施例提供的移位寄存器的輸入輸出時序圖；
[0023]圖8為本發(fā)明實施例提供的柵線集成驅動電路的示意圖。
【具體實施方式】
[0024]下面結合附圖，對本發(fā)明實施例提供的移位寄存器、柵線集成驅動電路、陣列基板及顯示裝置的【具體實施方式】進行詳細地說明。
[0025]本發(fā)明實施例提供了一種移位寄存器，如圖1所示，包括:輸入模塊1、下拉驅動模塊2、復位模塊3、第一輸出模塊4、控制模塊5和第二輸出模塊6;其中，
[0026]輸入模塊I的第一端與信號輸入端Input連接、第二端與上拉節(jié)點PU連接;輸入模塊I用于在信號輸入端Input的控制下，控制上拉節(jié)點PU的電位；
[0027]下拉驅動模塊2的第一端與直流信號端Vdd連接、第二端與下拉節(jié)點ro連接、第三端與上拉節(jié)點PU連接、第四端與低電平信號端Vss連接;下拉驅動模塊2用于在上拉節(jié)點PU為高電位時控制下拉節(jié)點PD為低電位，在下拉節(jié)點PD為高電位時控制上拉節(jié)點PU為高電位；
[0028]復位模塊3的第一端與復位信號端Reset連接、第二端與上拉節(jié)點PU連接、第三端與低電平信號端Vss連接、第四端與信號輸出端Output連接;復位模塊3用于在復位信號端Re s e t的控制下，將上拉節(jié)點PU和信號輸出端的電位Ou tpu t拉低；
[0029]第一輸出模塊4的第一端與下拉節(jié)點PD連接、第二端與低電平信號端Vss連接、第三端與信號輸出端Output連接;第一輸出模塊4用于在下拉節(jié)點ro的控制下，將信號輸出端Output的電位拉低；
[0030]控制模塊5的第一端與直流信號端Vdd連接、第二端接地GND、第三端與低電平信號端Vss連接、第四端與上拉節(jié)點PU連接、第五端與第二輸出模塊6的第一端連接;控制模塊5用于在直流信號端Vdd和上拉節(jié)點PU的控制下，在上拉節(jié)點PU為高電平時將第二輸出模塊6與上拉節(jié)點PU導通，在上拉節(jié)點PU為低電平時將第二輸出模塊6的第一端的電位拉低至低電平信號端Vss電位的2倍；
[0031]第二輸出模塊6的第二端與上拉節(jié)點PU連接、第三端與時鐘信號端CLK連接、第四端與信號輸出端Output連接；第二輸出模塊6用于在上拉節(jié)點的控制下，將時鐘信號端CLK的信號通過信號輸出端Output輸出。
[0032]在本發(fā)明實施例提供的上述移位寄存器，包括:輸入模塊、下拉驅動模塊、復位模塊、第一輸出模塊、控制模塊、第二輸出模塊;其中，輸入模塊的第一端與信號輸入端連接、第二端與上拉節(jié)點連接;輸入模塊用于在信號輸入端的控制下，控制上拉節(jié)點的電位;下拉驅動模塊的第一端與直流信號端連接、第二端與下拉節(jié)點連接、第三端與復位信號端連接、第四端與上拉節(jié)點連接、第五端與低電平信號端連接;下拉驅動模塊用于在上拉節(jié)點為高電位時控制下拉節(jié)點為低電位，在下拉節(jié)點為高電位時控制上拉節(jié)點為高電位;復位模塊的第一端與復位信號端連接、第二端與上拉節(jié)點連接、第三端與低電平信號端連接、第四端與信號輸出端連接;復位模塊用于在復位信號端的控制下，將上拉節(jié)點和信號輸出端的電位拉低;第一輸出模塊的第一端與下拉節(jié)點連接、第二端與低電平信號端連接、第三端與信號輸出端連接;第一輸出模塊用于在下拉節(jié)點的控制下，將信號輸出端的電位拉低;控制模塊的第一端與直流信號端連接、第二端接地GND、第三端與低電平信號端連接、