出端與負(fù)沿觸發(fā)器DFF2的數(shù)據(jù)輸入端D相連，負(fù)沿觸發(fā)器DFF2的時(shí)鐘端CLK與正沿觸發(fā)器DFFl的輸出端Q相連，低電平復(fù)位端⑶N也接收FPGA芯片中的捕獲復(fù)位命令信號(hào)RCAP，輸出端Q與二輸入或門14的另一個(gè)輸入端及與或非門15的與門輸入端中的一端相連，與或非門15的與門輸入端中的另一端也接收FPGA芯片內(nèi)部的采樣模式選擇信號(hào)SINGLE，與或非門15的輸出端與二輸入或門16的一個(gè)輸入端相連，二輸入或門16的另一個(gè)輸入端接收FPGA芯片內(nèi)部的捕獲命令信號(hào)GCAPTURE，二輸入或門16的輸出端輸出捕獲信號(hào)CAPTURE，最終與圖3中的晶體管M3、M4的柵極相連，用于控制其是否導(dǎo)通。
[0036]下面將詳細(xì)介紹捕獲電路的兩種工作模式:
[0037]當(dāng)采樣模式選擇信號(hào)SINGLE為O時(shí)，捕獲電路工作在連續(xù)采樣模式。由于圖3中與或非門15的與門輸入端中的一端接收SINGLE信號(hào)，當(dāng)SINGLE信號(hào)為O時(shí)，或非門15的與門輸入端中的另一端不論為何值，其中與門的輸出均為0，可見在這種工作模式下可以不考慮二輸入或門14、負(fù)沿觸發(fā)器DFF2的狀態(tài)。全局寫使能信號(hào)GWE在FPGA芯片配置完成后由低變高。當(dāng)全局寫使能信號(hào)GWE為高、捕獲復(fù)位命令信號(hào)RCAP為高時(shí)，正沿觸發(fā)器DFFl使能，在采樣時(shí)鐘信號(hào)CAP_CLK的上升沿，DFFl的輸出端Q “跳變”跟隨用戶輸入的采樣信號(hào)CAP_IN，并通過反相器13輸入到與或非門15的或門輸入端中的一端，此時(shí)由于與或非門15的或門輸入端的另一端接收的信號(hào)為0，因此與或非門15的輸出與DFFl的輸出一樣。FPGA芯片內(nèi)部不發(fā)出捕獲命令信號(hào)GCAPTURE時(shí)，GCAPTURE信號(hào)為O，二輸入或門16的輸出捕獲信號(hào)CAPTURE等于采樣時(shí)鐘信號(hào)CAP_CLK的上升沿時(shí)用戶輸入的采樣信號(hào)CAP_IN的狀態(tài)。正如上面所述，圖3中的晶體管M3、M4柵極在捕獲信號(hào)CAPTURE控制下，如果CAPTURE信號(hào)為高，晶體管M3、M4導(dǎo)通，并將用戶寄存器中的值讀出并寫入到相應(yīng)的SRAM存儲(chǔ)單元中。如果用戶輸入的采樣信號(hào)CAP_IN在采樣時(shí)鐘信號(hào)CAP_CLK的某個(gè)上升沿時(shí)為高電平，捕獲信號(hào)CAPTURE也將為高，將用戶寄存器中的值捕獲到相應(yīng)的SRAM存儲(chǔ)單元，隨后在采樣時(shí)鐘信號(hào)CAP_CLK上升沿時(shí)如果用戶輸入的采樣信號(hào)CAP_IN變?yōu)榈?，捕獲信號(hào)CAPTURE也將變?yōu)榈停脩艏拇嫫髦械闹导词褂凶兓膊粫?huì)影響相應(yīng)的SRAM存儲(chǔ)單元，但是如果用戶輸入的采樣信號(hào)CAP_IN在變采樣時(shí)鐘信號(hào)CAP_CLK之后的上升沿時(shí)又變?yōu)楦撸鎯?chǔ)從用戶寄存器中捕獲值的SRAM存儲(chǔ)單元又會(huì)更新為當(dāng)前用戶寄存器的值，即捕獲電路工作在連續(xù)采樣模式。
[0038]當(dāng)采樣模式選擇信號(hào)SINGLE為I時(shí)，捕獲電路工作在單脈沖觸發(fā)采樣模式，對(duì)用戶寄存器狀態(tài)的捕獲只發(fā)生在外部輸入的采樣信號(hào)CAP_IN為高時(shí)的第一個(gè)采樣時(shí)鐘信號(hào)CAP_CLK的上升沿。假設(shè)外部輸入的采樣信號(hào)CAP_IN為在第一個(gè)采樣時(shí)鐘信號(hào)CAP_CLK的上升沿時(shí)為高，在第二個(gè)采樣時(shí)鐘信號(hào)CAP_CLK的上升沿時(shí)為低，在第三個(gè)采樣時(shí)鐘信號(hào)CAP_CLK的上升沿時(shí)又為高。那么在FPGA芯片配置完成全局寫使能信號(hào)GWE由低變高、并且捕獲復(fù)位命令信號(hào)RCAP為高時(shí)，第一個(gè)采樣時(shí)鐘信號(hào)CAP_CLK的上升沿時(shí)用戶輸入的采樣信號(hào)CAP_IN為高，正沿觸發(fā)器DFFl的輸出為高電平，負(fù)沿觸發(fā)器DFF2的輸出仍保持復(fù)位時(shí)的輸出為低，正沿觸發(fā)器DFFl的輸出高電平經(jīng)反相器13反相輸入到與或門15的或門輸入端，與或門15的兩個(gè)與門輸入端一端為高SINGLE信號(hào)、另一端為DFF2輸出的低電平，因此與或門15的輸出端此時(shí)為高電平，F(xiàn)PGA芯片內(nèi)部不發(fā)出捕獲命令信號(hào)GCAPTURE時(shí)，GCAPTURE信號(hào)為O，二輸入或門16的輸出捕獲信號(hào)CAPTURE此時(shí)也為高電平。
[0039]第二個(gè)采樣時(shí)鐘信號(hào)CAP_CLK的上升沿時(shí)用戶輸入的采樣信號(hào)CAP_IN為低，正沿觸發(fā)器DFFI的輸出為低電平，觸發(fā)負(fù)沿觸發(fā)器DFF2輸出端變?yōu)榕c其數(shù)據(jù)輸入端D上一樣的電平值，因?yàn)槎斎牖蜷T14的一個(gè)輸入端為采樣模式選擇信號(hào)SINGLE=I,因此二輸入或門14的輸出為高電平，從而負(fù)沿觸發(fā)器DFF2的輸出端也為高電平，正沿觸發(fā)器DFFl的輸出低電平經(jīng)反相器13反相輸入到與或門15的或門輸入端，與或門15的兩個(gè)與門輸入端一端為高SINGLE信號(hào)、另一端為DFF2輸出的高電平，因此與或門15的輸出端此時(shí)為低電平，F(xiàn)PGA芯片內(nèi)部不發(fā)出捕獲命令信號(hào)GCAPTURE時(shí)，GCAPTURE信號(hào)為0，二輸入或門16的輸出捕獲信號(hào)CAPTURE此時(shí)也為低電平。
[0040]第三個(gè)采樣時(shí)鐘信號(hào)CAP_CLK的上升沿時(shí)用戶輸入的采樣信號(hào)CAP_IN為高，正沿觸發(fā)器DFFl的輸出為高電平，負(fù)沿觸發(fā)器DFF2輸出端仍為高電平，正沿觸發(fā)器DFFl的輸出低電平經(jīng)反相器13反相輸入到與或門15的或門輸入端，與或門15的兩個(gè)與門輸入端一端為高SINGLE信號(hào)、另一端為DFF2輸出的高電平，因此與或門15的輸出端此時(shí)為低電平，F(xiàn)PGA芯片內(nèi)部不發(fā)出捕獲命令信號(hào)GCAPTURE時(shí)，GCAPTURE信號(hào)為0，二輸入或門16的輸出捕獲信號(hào)CAPTURE此時(shí)也為低電平。
[0041 ]據(jù)上描述可知，當(dāng)采樣模式選擇信號(hào)SINGLE為I時(shí)，捕獲信號(hào)CAPTURE只在用戶輸入的采樣信號(hào)CAP_IN第一次為高電平時(shí)，產(chǎn)生一個(gè)高脈沖信號(hào)觸發(fā)對(duì)用戶寄存器狀態(tài)的捕獲，用戶輸入的采樣信號(hào)CAP_IN—旦變?yōu)榈碗娖?，再由低電平第二次變?yōu)楦唠娖綍r(shí)，捕獲信號(hào)CAPTURE還會(huì)一直保持為低電平，不會(huì)像SINGLE = O時(shí)再次將當(dāng)前用戶寄存器的狀態(tài)更新到相應(yīng)的SRAM存儲(chǔ)單元中。需要注意的是，該捕獲電路一旦設(shè)為單脈沖觸發(fā)采樣模式，需要捕獲復(fù)位命令信號(hào)RCAP對(duì)該電路進(jìn)行復(fù)位后才能再進(jìn)行采樣。
[0042]從圖3中可以看出本發(fā)明還有另外一個(gè)方法觸發(fā)捕獲信號(hào)CAPTURE采樣用戶寄存器的狀態(tài)，即用戶將捕獲命令作為配置回讀碼流的一部分直接由配置數(shù)據(jù)端口輸入，由配置電路進(jìn)行碼流解析后發(fā)出捕獲命令信號(hào)GCAPTURE，此時(shí)GCAPTURE信號(hào)為I，二輸入或門16的輸出捕獲信號(hào)CAPTURE也為高電平，從而晶體管M3和晶體管M4導(dǎo)通，將用戶寄存器的當(dāng)前狀態(tài)采樣到SRAM存儲(chǔ)單元中。
[0043 ]通過本發(fā)明中的捕獲電路，F(xiàn)PGA芯片中所有的CLB和1B中的用戶寄存器的狀態(tài)都可被采樣到SRAM存儲(chǔ)單元中，空間應(yīng)用時(shí)用戶通過回讀配置存儲(chǔ)器陣列，不僅可了解配置存儲(chǔ)器陣列中存儲(chǔ)的配置碼流是否發(fā)生單粒子翻轉(zhuǎn)，也可以獲知正在運(yùn)行的用戶系統(tǒng)狀態(tài)是否符合預(yù)期。如果僅是配置存儲(chǔ)器陣列中存儲(chǔ)的配置碼流發(fā)生單粒子翻轉(zhuǎn)，用戶可進(jìn)行動(dòng)態(tài)部分重配，不用中斷用戶功能邏輯。如果配置存儲(chǔ)器陣列中捕獲用戶寄存器狀態(tài)的SRAM存儲(chǔ)單元狀態(tài)出現(xiàn)錯(cuò)誤，用戶要對(duì)相應(yīng)的邏輯進(jìn)行復(fù)位處理。通過回讀再進(jìn)行動(dòng)態(tài)部分重配或部分邏輯復(fù)位，降低了 FPGA芯片的單粒子翻轉(zhuǎn)累積效應(yīng)，提高了空間輻射環(huán)境下系統(tǒng)的可靠性。
[0044]本發(fā)明說明書中未作詳細(xì)描述的內(nèi)容屬本領(lǐng)域技術(shù)人員的公知技術(shù)。
【主權(quán)項(xiàng)】
1.一種單粒子加固FPGA的用戶寄存器狀態(tài)捕獲電路，其特征在于包括用戶寄存器、晶體管M3、晶體管M4、SRAM存儲(chǔ)單元、捕獲信號(hào)產(chǎn)生電路，其中 用戶寄存器，包括第一