基于兩級放大器的低功耗stt-ram讀取電路的制作方法
【技術(shù)領(lǐng)域】
[0001] 本實(shí)用新型涉及一種基于兩級放大器的低功耗STT-RAM讀取電路。
【背景技術(shù)】
[0002] 傳統(tǒng)的隨機(jī)存取存儲器（RAM)如動態(tài)隨機(jī)存取存儲器（DRAM)具有比較低廉的價 格，但是存取速度較慢、耐久性較差并且數(shù)據(jù)只能保存很短的一段時間。由于必須隔一段時 間刷新一次數(shù)據(jù)，這又導(dǎo)致了功耗較大。靜態(tài)隨機(jī)存取存儲器（SRAM)具有存取速度較快、 功耗較低，非易失性等優(yōu)點(diǎn)，但是價格昂貴、集成度較低。
[0003] 近年來新興的自旋轉(zhuǎn)移力矩隨機(jī)存取存儲器（STT-RAM)由于其高密度、低漏電流、 非易失性、超長的耐久性以及快速讀寫等優(yōu)點(diǎn)，有望成為未來高速緩存的首選產(chǎn)品。
[0004] 本專利基于一種新穎的樹型讀取電路方案，提出了可以有效降低該讀取電路總體 功耗的改進(jìn)結(jié)構(gòu)。這種新穎的樹型讀取方案采用開環(huán)放大器作為讀取電路的比較器，開環(huán) 放大器不需要重啟時間，可以進(jìn)行連續(xù)比較，故采用開環(huán)放大器可以提高電路的讀取速度， 具有讀取時間短的優(yōu)點(diǎn)。該方案采用兩級運(yùn)放級聯(lián)結(jié)構(gòu)，增大了輸出擺幅和增益，提高了與 數(shù)字系統(tǒng)對接時整個讀取電路的可靠性。但因單獨(dú)采用兩級運(yùn)放級聯(lián)結(jié)構(gòu)會在不工作的時 候產(chǎn)生額外的靜態(tài)功耗，這很大程度上增加了整個讀取電路的總功耗，所以為了控制開環(huán) 放大器只在比較輸出數(shù)據(jù)的時候產(chǎn)生功耗，在待機(jī)狀態(tài)時沒有電能消耗，本專利在上述所 采用的開環(huán)放大器的基礎(chǔ)之上，引入了控制電路。

【發(fā)明內(nèi)容】

[0005] 本實(shí)用新型的目的在于提供一種基于兩級放大器的低功耗STT-RAM讀取電路。 [0006] 為實(shí)現(xiàn)上述目的，本實(shí)用新型的技術(shù)方案是：一種基于兩級放大器的低功耗 STT-RAM讀取電路，包括控制電路、并行磁隧道結(jié)、開環(huán)放大器、控制邏輯電路、第一反相器、 第一D觸發(fā)器、第二D觸發(fā)器；所述控制電路、并行磁隧道結(jié)、開環(huán)放大器兩兩相互連接，所 述開環(huán)放大器還連接至所述控制邏輯電路和第一反相器，所述第一反相器與所述第一D觸 發(fā)器和第二D觸發(fā)器連接；還包括一時鐘輸出模塊，所述時鐘輸出模塊的第一時鐘信號輸 出端和第二時鐘信號輸出端分別與所述第一D觸發(fā)器和第二D觸發(fā)器的時鐘控制輸入端連 接。
[0007] 在本實(shí)用新型實(shí)施例中，所述控制電路包括信號控制器、第二反相器、第十至第 十二MOS管，所述信號控制器的控制端口與所述第二反相器的輸入端、第十一MOS管的柵極 及第十二MOS管的柵極連接，所述第二反相器的輸出端與所述第十MOS管的柵極連接，所述 第十MOS管的漏極、第十一MOS管的漏極連接至所述開環(huán)放大器，所述第十MOS管的源極接 地，所述第十二MOS管的漏極連接至所述并行磁隧道結(jié)，所述第十二MOS管的源極接地。
[0008] 在本實(shí)用新型實(shí)施例中，所述開環(huán)放大器包括第一至第九MOS管，所述第一MOS管 的源極、第二MOS管的源極、第六MOS管的源極和第八MOS管的源極均連接至VDD端，所述 第一MOS管的柵極與第二MOS管的柵極連接，所述第六MOS管的柵極與第一MOS管的漏極 相連接至第三MOS管的漏極，所述第八MOS管的柵極與第二MOS管的漏極相連接至第四MOS管的漏極，所述第三M0S管的源極與第四M0S管的源極相連接至第五M0S管的漏極，所述第 五M0S管的源極連接至地，所述第六M0S管的漏極連接第七M(jìn)0S管的漏極、第七M(jìn)0S管的柵 極及第九M0S管的柵極，所述第七M(jìn)0S管的源極接GND，所述第八M0S管的漏極與第九M0S 管的漏極相連接至所述第一反相器的輸入端，所述第九M0S管的源極接地，所述第三M0S管 的柵極和第一M0S管的源極分別連接至所述并行磁隧道結(jié)的兩端，且第三M0S管的柵極還 與所述第十二M0S管的漏極連接，所述第四M0S管的柵極連接至所述控制邏輯電路，所述第 五M0S管的柵極與所述第十M0S管的漏極、第十一M0S管的漏極連接。
[0009] 在本實(shí)用新型實(shí)施例中，所述控制邏輯電路還連接有一用于為其提供參考電壓的 外部電壓輸出電路。
[0010] 在本實(shí)用新型實(shí)施例中，所述控制邏輯電路包括由第一D觸發(fā)器反相輸出信號和 第一時鐘信號輸出端輸出的第一時鐘信號控制的雙向開關(guān)電路，所述雙向開關(guān)電路包括相 互連接的第一雙向開關(guān)和第二雙向開關(guān)，所述雙向開關(guān)電路用于控制第四M0S管柵極與所 述外部電壓輸出電路的第一、第二和第三參考電壓輸出端的連接。
[0011] 在本實(shí)用新型實(shí)施例中，所述第一D觸發(fā)器和第二D觸發(fā)器的反相輸出端分別輸 出所述并行磁隧道結(jié)中存儲的高位數(shù)據(jù)和低位數(shù)據(jù)。
[0012] 在本實(shí)用新型實(shí)施例中，所述時鐘輸出模塊包括第一延時電路、第二延時電路、第 三雙向開關(guān)和第四雙向開關(guān)，所述第一延時電路和第二延時電路連接至所述信號控制器的 控制端口，所述第三雙向開關(guān)和第四雙向開關(guān)分別用于控制第一延時電路和第二延時電路 與第一時鐘信號輸出端和第二時鐘信號輸出端的連接。
[0013] 在本實(shí)用新型實(shí)施例中，所述第一延時電路的延遲時間小于第二延時電路的延遲 時間。
[0014] 相較于現(xiàn)有技術(shù)，本實(shí)用新型具有以下有益效果：本實(shí)用新型電路采用開環(huán)放大 器，節(jié)省了電路的重啟時間，提高了電路的讀取速度的基礎(chǔ)上，引入了控制端口，只在進(jìn)入 工作狀態(tài)時產(chǎn)生功耗，從而又節(jié)省了讀取電路的功耗；開環(huán)放大器采用了兩級運(yùn)放級聯(lián)結(jié) 構(gòu)，節(jié)省了功耗，增大了輸出擺幅和增益，提高了與數(shù)字系統(tǒng)對接時整個讀取電路的可靠 性；內(nèi)置控制邏輯，降低了使用難度，和外圍系統(tǒng)的控制成本；此外，與其他讀取電路相比， 本電路采用樹型的讀取方案，具有較快的讀取速度、較小的硬件消耗、較低的成本等優(yōu)點(diǎn)。
【附圖說明】
[0015] 圖1 (1)為串行磁隧道結(jié)結(jié)構(gòu)圖，圖1 (2)為并行磁隧道結(jié)結(jié)構(gòu)圖。
[0016] 圖2為開環(huán)放大器的兩級運(yùn)放基本結(jié)構(gòu)圖。
[0017] 圖3為本實(shí)用新型讀取電路的電路原理圖。
[0018] 圖4為本實(shí)用新型所設(shè)計的讀取電路的工作流程圖。
[0019] 圖5為控制邏輯電路原理圖。
[0020] 圖6為時鐘輸出模塊原理圖。
[0021] 圖7為本實(shí)用新型讀取并行磁隧道結(jié)結(jié)構(gòu)的STT-RAM的仿真圖。
【具體實(shí)施方式】
[0022] 下面結(jié)合附圖，對本實(shí)用新型的技術(shù)方案進(jìn)行具體說明。
[0023] 本實(shí)用新型的一種基于兩級放大器的低功耗STT-RAM讀取電路，包括控制電路、 并行磁隧道結(jié)、開環(huán)放大器、控制邏輯電路、第一反相器、第一D觸發(fā)器、第二D觸發(fā)器；所述 控制電路、并行磁隧道結(jié)、開環(huán)放大器兩兩相互連接，所述開環(huán)放大器還連接至所述控制邏 輯電路和第一反相器，所述第一反相器與所述第一D觸發(fā)器和第二D觸發(fā)器連接；還包括一 時鐘輸出模塊，所述時鐘輸出模塊的第一時鐘信號輸出端和第二時鐘信號輸出端分別與所 述第一D觸發(fā)器和第二D觸發(fā)器的時鐘控制輸入端連接。所述第一D觸發(fā)器和第二D觸發(fā) 器的反相輸出端分別輸出所述并行磁隧道結(jié)中存儲的高位數(shù)據(jù)和低位數(shù)據(jù)。
[0024] 所述控制電路包括信號控制器、第二反相器、第十至第十二MOS管，所述信號控制 器的控制端口與所述第二反相器的輸入端、第十一MOS管的柵極及第十二MOS管的柵極連 接，所述第二反相器的輸出端與所述第十MOS管的柵極連接，所述第十MOS管的漏極、第 十一MOS管的漏極連接至所述開環(huán)放大器，所述第十MOS管的源極接地，所述第十二MOS管 的漏極連接至所述并行磁隧道結(jié)，所述第十二MOS管的源極接地。
[0025] 所述開環(huán)放大器包括第一至第九MOS管，所述第一MOS管的源極、第二MOS管的源 極、第六MOS管的源極和第八MOS管的源極均連接至VDD端，所述第一MOS管的柵極與第二 MOS管的柵極連接，所述第六MOS管的柵極與第一MOS管的漏極相連接至第三MOS管的漏 極，所述第八MOS管的柵極與第二MOS管的漏極相連接至第四MOS管的漏極，所述第三MOS 管的源極與第四MOS管的源極相連接至第五MOS管的漏極，所述第五MOS管的源極連接至 地，所述第六MOS管的漏極連接第七M(jìn)OS管的漏極、第七M(jìn)OS管的柵極及第九MOS管的柵 極，所述第七M(jìn)OS管的源極接GND，所述第八MOS管的漏極與第九MOS管的漏極相連接至所 述第一反相器的輸入端，所述第九MOS管的源極接地，所述第三MOS管的柵極和第一MOS管 的源極分別連接至所述并行磁隧道結(jié)的兩端，且第三MOS管的柵極還與所述第十二MOS管 的漏極連接，所述第四MOS管的柵極連接至所述控制邏輯電路，所述第五MOS管的柵極與所 述第十MOS管的漏極、第^^一MOS管的漏極連接。
[0026] 所述控制邏輯電路還連接有一用于為其提供參考電壓的外部電壓輸出電路。所述 控制邏輯電路包括由第一D觸發(fā)器反相輸出信號和第一時鐘信號輸出端輸出的第一時鐘 信號控制的雙向開關(guān)電路，所述雙向開關(guān)電路包括相互連接的第一雙