移位寄存器單元以及移位寄存器的制造方法
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及顯示領(lǐng)域，并且更具體地涉及一種移位寄存器單元以及包括該移位寄存器單元的移位寄存器。
【背景技術(shù)】
[0002]目前，在移位寄存器單元的電路結(jié)構(gòu)中，利用專門的輸出復(fù)位晶體管和節(jié)點復(fù)位晶體管將移位寄存器單元的輸出端與上拉節(jié)點同時復(fù)位。如圖1所示，移位寄存器單元的輸出復(fù)位晶體管T4和節(jié)點復(fù)位晶體管T2的柵極與復(fù)位輸入端連接，并且在從復(fù)位輸入端輸出的復(fù)位信號的控制下分別將輸出端和上拉節(jié)點復(fù)位。為了降低移位寄存器單元的復(fù)位時間，需要增大輸出復(fù)位晶體管T4的面積，使得輸出復(fù)位晶體管T4的開啟電壓較小。然而，增大復(fù)位晶體管T4的面積顯然不利于顯示裝置分辨率的提高以及顯示裝置邊框的縮窄。
[0003]已經(jīng)提出了一種將移位寄存器單元的輸出端和上拉節(jié)點分時復(fù)位的方案。如圖3所示，與圖1相比，不再包括輸出復(fù)位晶體管T4，復(fù)位晶體管T2的柵極接收復(fù)位信號，在時鐘信號CLK從高電平切換到低電平時，上拉節(jié)點處于高電平，輸出晶體管T3保持導(dǎo)通并將輸出端復(fù)位至?xí)r鐘信號CLK的低電平。盡管在圖3中省略了輸出復(fù)位晶體管T4，然而隨著顯示器分辨率的進一步提高以及窄邊框要求的進一步提升，圖3所示的移位寄存器單元仍然無法滿足產(chǎn)品需求。
[0004]因此，需要提出一種不僅能夠減小移位寄存器單元的面積而且還能夠降低移位寄存器單元的輸出端的復(fù)位時間的移位寄存器單元。
【實用新型內(nèi)容】
[0005]為了解決上述技術(shù)問題，提出了一種移位寄存器單元以及包括該移位寄存器單元的移位寄存器，其可以在不增加移位寄存器單元的面積的情況下減少移位寄存器單元的復(fù)位時間。
[0006]根據(jù)本實用新型一方面，提供了一種移位寄存器單元，包括:輸入模塊，其第一端與該移位寄存器單元的輸入端連接用于從該輸入端接收輸入信號，其第二端與上拉節(jié)點連接，該輸入模塊被配置為將所接收的輸入信號傳遞到上拉節(jié)點；輸出模塊，其第一端與所述上拉節(jié)點連接，其第二端與第一控制信號端連接，其第三端與該移位寄存器單元的輸出端連接，該輸出模塊被配置來在所述上拉節(jié)點處的上拉信號處于有效上拉電平時將所述第一控制信號端的第一控制信號輸出到所述輸出端；耦合模塊，其第一端與第二控制信號端連接，其第二端與所述上拉節(jié)點連接，該耦合模塊被配置來通過電壓耦合方式根據(jù)所述第二控制信號端的第二控制信號來控制所述上拉節(jié)點處的上拉信號。
[0007]根據(jù)本實用新型實施例，所述耦合模塊包括:第一電容，其第一端與所述第二控制信號端連接，并且其第二端與所述上拉節(jié)點連接。
[0008]根據(jù)本實用新型實施例，所述耦合模塊包括:耦合晶體管，其柵極與所述第二控制信號端連接，其第一極與所述第三控制信號端連接；以及第一電容，其第一端與所述耦合晶體管的第二極連接，其第二端與所述上拉節(jié)點連接。
[0009]根據(jù)本實用新型另一方面，提供了一種移位寄存器，多個級聯(lián)的如上所述的移位寄存器單元，其中，第1級和第2級移位寄存器單元的輸入端接收初始輸入信號，第2j+Ι級移位寄存器單元的輸入端與第2j - 1級移位寄存器單元的輸出端連接，第2j+2級移位寄存器單元的輸入端與第2 j級移位寄存器單元的輸出端連接，其中，j大于等于1 ;第41+1級移位寄存器單元的第一控制信號端與第一時鐘信號端連接，第二控制信號端與第4i+2級移位寄存器單元的輸出端連接，其中，i大于等于0 ;第4i+2級移位寄存器單元的第一控制信號端與第二時鐘信號端連接，第二控制信號端與第4i+3級移位寄存器單元的輸出端連接；第4i+3級移位寄存器單元的第一控制信號端與第三時鐘信號端連接，第二控制信號端與第4i+4級移位寄存器單元的輸出端連接；第4i+4級移位寄存器單元的第一控制信號端與第四時鐘信號端連接，第二控制信號端與第4i+6級移位寄存器單元的輸出端連接。
[0010]根據(jù)本實用新型實施例，第一時鐘信號端的第一時鐘信號、第二時鐘信號端的第二時鐘信號、第三時鐘信號端的第三時鐘信號、第四時鐘信號端的第四時鐘信號的周期為第一周期，并且第二時鐘信號比第一時鐘信號滯后1/4第一周期，第三時鐘信號比第二時鐘信號滯后1/4第一周期，第四時鐘信號比第三時鐘信號滯后1/4第一周期。
[0011]根據(jù)本實用新型實施例，所述耦合模塊包括:第一電容，其第一端與所述第二控制信號端連接，并且其第二端與所述上拉節(jié)點連接。
[0012]根據(jù)本實用新型實施例，所述耦合模塊包括:耦合晶體管，其柵極與所述第二控制信號端連接，其第一極與所述第三控制信號端連接；第一電容，其第一端與所述耦合晶體管的第二極連接，其第二端與所述上拉節(jié)點連接。第2j_l級移位寄存器單元的第三控制信號端與第一脈沖信號端連接；第2j級移位寄存器單元的第三控制信號端與第二脈沖信號端連接。第一脈沖信號端的第一脈沖信號和第二脈沖信號端的第二脈沖信號的周期為第二周期，并且第二脈沖信號比第一脈沖信號滯后1/2第二周期，第一脈沖信號和第二脈沖信號的占空比相同且小于等于1/2，第二周期為第一周期的1/2。
[0013]根據(jù)本實用新型實施例的移位寄存器單元及其操作方法、以及移位寄存器，通過將輸出端和上拉節(jié)點分時復(fù)位、并且在輸出端復(fù)位時進一步拉高上拉節(jié)點處的電壓，不僅可以利用輸出晶體管實現(xiàn)移位寄存器單元的復(fù)位，還可以提高輸出晶體管對輸出端復(fù)位的速度，從而減少移位寄存器單元的復(fù)位時間，這有利于提高顯示裝置的分辨率和縮窄顯示裝置的邊框。
[0014]本實用新型的其它特征和優(yōu)點將在隨后的說明書中闡述，并且，部分地從說明書中變得顯而易見，或者通過實施本實用新型而了解。本實用新型的目的和其他優(yōu)點可通過在說明書、權(quán)利要求書以及附圖中所特別指出的結(jié)構(gòu)來實現(xiàn)和獲得。
【附圖說明】
[0015]通過結(jié)合附圖對本實用新型實施例進行更詳細的描述，本實用新型的上述以及其它目的、特征和優(yōu)勢將變得更加明顯。附圖用來提供對本實用新型實施例的進一步理解，并且構(gòu)成說明書的一部分，與本實用新型實施例一起用于解釋本實用新型，并不構(gòu)成對本實用新型的限制。在附圖中，相同的參考標(biāo)號通常代表相同部件或步驟。
[0016]圖1示出了現(xiàn)有技術(shù)中的一種移位寄存器單元的結(jié)構(gòu)示意圖。
[0017]圖2不出了圖1所不的移位寄存器單兀的時序圖；
[0018]圖3示出了現(xiàn)有技術(shù)中的另一種移位寄存器單元的結(jié)構(gòu)示意圖；
[0019]圖4不出了圖3所不的移位寄存器單兀的時序圖；
[0020]圖5示出了根據(jù)本實用新型實施例的移位寄存器單元的示意性框圖；
[0021]圖6A示出了根據(jù)本實用新型第一實施例的移位寄存器單元的耦合模塊的示例實現(xiàn)；
[0022]圖6B示出了根據(jù)本實用新型第二實施例的移位寄存器單元的耦合模塊53的示例實現(xiàn)；
[0023]圖7A示出了根據(jù)本實用新型實施例的移位寄存器單元的另一示意性框圖；
[0024]圖7B示出了根據(jù)本實用新型實施例的移位寄存器單元的另一示意性框圖；
[0025]圖8示出了根據(jù)本實用新型第一實施例的移位寄存器單元的一種示例電路實現(xiàn)；
[0026]圖9示出了根據(jù)本實用新型第一實施例的移位寄存器單元的示例電路的操作時序圖；
[0027]圖10示出了根據(jù)本實用新型第一實施例的移位寄存器單元的另一種示例電路實現(xiàn)；
[0028]圖11示出了根據(jù)本實用新型第一實施例的移位寄存器單元的再一種示例電路實現(xiàn)；
[0029]圖12示出了根據(jù)本實用新型第一實施例的移位寄存器的示意性框圖；
[0030]圖13示出了根據(jù)本實用新型第二實施例的移位寄存器單元的一種示例電路實現(xiàn)；
[0031]圖14示出了根據(jù)本實用新型第二實施例的移位寄存器單元的示例電路的操作時序圖；
[0032]圖15示出了根據(jù)本實用新型第二實施例的移位寄存器單元的另一種示例電路實現(xiàn)；
[0033]圖16示出了根據(jù)本實用新型第二實施例的移位寄存器單元的再一種示例電路實現(xiàn)；以及
[0034]圖17示出了根據(jù)本實用新型第二實施例的移位寄存器的示意性框圖。
【具體實施方式】
[0035]為了使得本實用新型實施例的目的、技術(shù)方案和優(yōu)點更為明顯，下面將參照附圖詳細描述本實用新型的示例實施例。顯然，所描述的示例實施例僅僅是本實用新型的一部分實施例，而不是本實用新型的全部實施例，本領(lǐng)域技術(shù)人員在沒有付出創(chuàng)造性勞動的情況下所得到的所有其它實施例都應(yīng)落入本實用新型的保護范圍之內(nèi)。
[0036]這里，需要注意的是，在附圖中，將相同的附圖標(biāo)記賦予基本上具有相同或類似結(jié)構(gòu)和功能的組成部分，并且將省略關(guān)于它們的重復(fù)描述。
[0037]如圖1所示，示出了現(xiàn)有技術(shù)中的一種移位寄存器單元的結(jié)構(gòu)示意圖。該移位寄存器單元包括輸入晶體管T1、輸出晶體管T3、節(jié)點復(fù)位晶體管T2、輸出復(fù)位晶體管T4以及電容C。
[0038]輸入晶體管T1的柵極和漏極與輸入端INPUT連接，輸入晶體管T1的源極與上拉節(jié)點PU連接，輸出晶體管T3的柵極與上拉晶體管連接，輸出晶體管Τ3的漏極與時鐘信號端連接，輸出晶體管Τ3的源極與輸出端OUT連接，輸出復(fù)位晶體管T4和節(jié)點復(fù)位晶體管T2的柵極與復(fù)位端RESET連接，輸出復(fù)位晶體管T4和節(jié)點復(fù)位晶體管T2的源極與低電源電壓端VSS連接，輸出復(fù)位晶體管T4的漏極與輸出端OUT連接，節(jié)點復(fù)位晶體管T2的漏極與上拉節(jié)點PU連接，電容C的第一端與上拉節(jié)點連接，電容C的另一端與輸出端OUT連接。
[0039]圖2示出了圖1所示的移位寄存器單元的時序圖。如圖2所示，在第一階段1，輸入端INPUT處于高電平，輸入晶體管T1導(dǎo)通將輸入端INPUT的高電平傳遞到上拉節(jié)點HJ，此時上拉節(jié)點PU處于第一電壓VI，使得輸出晶體管T3導(dǎo)通，由于時鐘信號端CLK的時鐘信號處于低電平，輸出端OUT輸出低電平；在第二階段2，輸入端INPUT處于低電平，輸入晶體管T1截止，復(fù)位端RESET處于低電平，節(jié)點復(fù)位晶體管T2截止，上拉節(jié)點繼續(xù)使得輸出晶體管T3導(dǎo)通，時鐘信號端CLK的時鐘信號處于高電平，輸出端OUT輸出高電平，由于電容C的電壓耦合作用，此時上拉節(jié)點PU被從第一電壓VI抬升到第二電壓V2 ;在第三階段3，復(fù)位端RESET處于高電平，節(jié)點復(fù)位晶體管T2和輸出復(fù)位晶體管T4導(dǎo)通，上拉節(jié)點和輸出端OUT被分別下拉至低電源電壓端VSS的低電壓。
[0040]在圖1和圖2所示的移位寄存器單元的操作過程中，分別利用節(jié)點復(fù)位晶體管T2和輸出復(fù)位晶體管T4實現(xiàn)上拉節(jié)點和輸出端OUT的復(fù)位，即，輸出端OUT的復(fù)位完全由輸出復(fù)位晶體管T4實現(xiàn)，為了減少輸出端OUT的復(fù)位時間，必須增大輸出復(fù)位晶體管T4的面積，這顯然不利于顯示裝置分辨率的提高以及顯示裝置邊框的縮窄。
[0041]如圖3所示，示出了現(xiàn)有技術(shù)中的另一種移位寄存器單元的結(jié)構(gòu)示意圖。該移位寄存器單元包括輸入晶體管T1、輸出晶體管T3、節(jié)點復(fù)位晶體管T2以及電容C。節(jié)點復(fù)位晶體管T2的柵極與節(jié)點復(fù)位端RST_PU連接，除此之外，輸入晶體管T1、輸出晶體管T3、節(jié)點復(fù)位晶體管T2以及電容C的連接方式與圖1中相同，在此不再贅述。
[0042]圖4示出了圖3所示的移位寄存器單元的時序圖。如圖4所示，該移位寄存器單元在第一階段1和第二階段2的操作與圖2所示的操作相同，在此不再贅述；在第三階段3，時鐘信號端CLK處于低電平，上拉節(jié)點使得輸出晶體管T3保持導(dǎo)通，輸出端OUT被下拉至?xí)r鐘信號端CLK的低電平，此時上拉節(jié)點處于第一電壓VI ;然后在第四階段4，節(jié)點復(fù)位端RST_PU處于高電平，節(jié)點復(fù)位晶體管T2導(dǎo)通，上拉節(jié)點PU被下拉至低電源電壓端VSS的低電壓。
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