本發(fā)明涉及一種半導(dǎo)體結(jié)構(gòu)及其制造方法，且特別是涉及一種具導(dǎo)電插塞的半導(dǎo)體結(jié)構(gòu)及其制造方法，可同時使半導(dǎo)體結(jié)構(gòu)的導(dǎo)通電阻降低和擊穿電壓增加。

背景技術(shù)：
對半導(dǎo)體業(yè)界來說，持續(xù)縮小半導(dǎo)體結(jié)構(gòu)的尺寸，并同時改善速率、效能、密度及降低成本，一直是重要的目標(biāo)。隨著半導(dǎo)體產(chǎn)業(yè)的發(fā)展，高功率元件經(jīng)常被應(yīng)用在許多電子元件方面。在高壓操作或高功率的電源管理集成電路(PowerManagementIntegratedCircuit，PMIC)產(chǎn)品中，一般可應(yīng)用橫向擴(kuò)散金屬氧化物半導(dǎo)體(LaterallyDiffusedMetalOxideSemiconductor，LDMOS)或延伸式漏極金屬氧化物半導(dǎo)體(ExtendedDrainMetalOxideSemiconductor，EDMOS)作為驅(qū)動元件。導(dǎo)通電阻(On-resistance，Ron)是主宰整個半導(dǎo)體元件性能表現(xiàn)的關(guān)鍵因素之一。導(dǎo)通電阻或特征導(dǎo)通電阻（specificon-resistance，Ron-sp）越低，代表整個元件的功率損耗越低。對電源管理集成電路元件來說，特別是可攜式的集成電路元件，導(dǎo)通電阻是非常重要的元件特性。目前已有許多關(guān)于改善LDMOS或EDMOS元件特性所作的結(jié)構(gòu)改良(例如改變STI的形狀或大小)，但其改善仍十分有限，以導(dǎo)通電阻對擊穿電壓的比值(Ron/BVD)來說，最多只有改良約5%左右。

技術(shù)實現(xiàn)要素：
本發(fā)明的目的在于提供一種半導(dǎo)體結(jié)構(gòu)及其制造方法，以降低其導(dǎo)通電阻，特別是利用一導(dǎo)電插塞的形成以同時使半導(dǎo)體結(jié)構(gòu)的導(dǎo)通電阻降低和擊穿電壓增加，進(jìn)而提升應(yīng)用元件的特性表現(xiàn)。為達(dá)上述目的，根據(jù)本發(fā)明的一方面，提出一種半導(dǎo)體結(jié)構(gòu)，包括第一導(dǎo)電型的一基板；第二導(dǎo)電型的一深阱，形成于基板內(nèi)并由基板表面向下擴(kuò)展；第一導(dǎo)電型的一第一阱，由基板表面向下擴(kuò)展并形成于深阱內(nèi)；第二導(dǎo)電型的一第二阱，于深阱內(nèi)由基板表面向下擴(kuò)展并與第一阱相隔一距離；一柵極，形成于基板上并位于第一阱和第二阱之間；一絕緣物，由基板表面向下擴(kuò)展并形成于柵極與第二阱間；一導(dǎo)電插塞(conductiveplug)，包括電連接的一第一部分和一第二部分，其中第一部分與柵極電連接，第二部分延伸于絕緣物里。根據(jù)本發(fā)明的另一方面，提出一種半導(dǎo)體元件的制造方法，包括：提供第一導(dǎo)電型的一基板；形成第二導(dǎo)電型的一深阱于基板內(nèi)，并由基板表面向下擴(kuò)展；形成第一導(dǎo)電型的一第一阱，由基板表面向下擴(kuò)展并形成于深阱內(nèi)；形成第二導(dǎo)電型的一第二阱于深阱內(nèi)，由基板的表面向下擴(kuò)展并與第一阱相隔一距離；形成一絕緣物，由基板的表面向下擴(kuò)展并一部分形成于第二阱處；形成一柵極于基板上，并位于第一阱和第二阱之間，且絕緣物的另一部分對應(yīng)于柵極的下方；形成一導(dǎo)電插塞(conductiveplug)包括電連接的一第一部分和一第二部分，其中第一部分與柵極電連接，第二部分則延伸至絕緣物里。為了對本發(fā)明的上述及其他方面有更佳的了解，下文特舉實施例，并配合所附附圖，作詳細(xì)說明如下：附圖說明圖1為本發(fā)明一實施例的并聯(lián)式的橫向擴(kuò)散金屬氧化物半導(dǎo)體(LDMOS)元件的示意圖；圖2為本發(fā)明另一實施例的橫向擴(kuò)散金屬氧化物半導(dǎo)體(LDMOS)元件的局部示意圖；圖3為本發(fā)明又一實施例的橫向擴(kuò)散金屬氧化物半導(dǎo)體(LDMOS)元件的局部示意圖；圖4A、圖4B，其分別為操作實施例的圖1和圖2的LDMOS元件時，其電流路徑的示意圖；圖5A、圖5B，其分別為操作實施例的圖1和圖2的LDMOS元件時，其發(fā)生擊穿電壓的示意圖；圖6A、圖6B、圖6C，其分別為實施例的LDMOS元件的導(dǎo)電插塞與柵極接觸的三種分布態(tài)樣的上視圖。主要元件符號說明1、2、3：LDMOS元件10、20、30：基板11、21、31：深阱102：埋層13：P型阱132：P型摻雜區(qū)14：N型阱142、242：N型場15、25、65：柵極150、250：通道區(qū)域152、252a-252c：電荷累積區(qū)域17：淺溝槽隔離物18：源極19：漏極23：第一阱24：第二阱27：絕緣物271：絕緣物的第一側(cè)壁26、36：導(dǎo)電插塞261、361：第一部分262、362：第二部分28：第一摻雜電極區(qū)29：第二摻雜電極區(qū)365：導(dǎo)線66：點狀塊體導(dǎo)電插塞67：長型塊體導(dǎo)電插塞68：長條狀塊體導(dǎo)電插塞d1：第一間距d2：第二間距d3：第三間距具體實施方式以下參照所附附圖詳細(xì)敘述本發(fā)明的實施例。附圖中相同的標(biāo)號用以標(biāo)示相同或類似的部分。需注意的是，附圖已簡化以利清楚說明實施例的內(nèi)容，附圖上的尺寸比例并非按照實際產(chǎn)品等比例繪制，因此并非作為限縮本發(fā)明保護(hù)范圍之用。圖1為本發(fā)明一實施例的一種并聯(lián)式的橫向擴(kuò)散金屬氧化物半導(dǎo)體(LDMOS)元件的示意圖。實施例的LDMOS元件1包括一P型基板10，一N型深阱(n-deepwell，NDW)11，一高摻雜的N型埋層（n-buriedlayer，NBL）102分散在基板10中并位于N型深阱11下方，一P型阱13和一N型阱14形成于N型深阱11內(nèi)并相隔一距離，一柵極15形成于P型基板10上并大致位于P型阱13和N型阱14之間，一絕緣物如淺溝槽隔離物(STI)17大致位于柵極15與N型阱14之間。LDMOS元件1還包括重?fù)诫s的兩N型摻雜區(qū)分別位于P型阱13和N型阱14內(nèi)，以作為源極18(source)和漏極(drain)19。其中柵極15與漏極19之間以淺溝槽隔離物17隔開。另外，P型阱13內(nèi)于源極18旁還可形成一P型摻雜區(qū)132以作為基極(bulk)；在N型深阱11外側(cè)還可形成一P型阱和其內(nèi)的P型摻雜區(qū)以作為保護(hù)環(huán)(guardring)，以提高元件邊緣的耐壓能力。由于LDMOS元件1為并聯(lián)式結(jié)構(gòu)，漏極19左右兩側(cè)呈一鏡向結(jié)構(gòu)。實施例的LDMOS元件1在漏極端的阱深處做摻雜濃度的變化，如圖1中的N型阱14外圍還形成一N型場(HVNfield)142，自漏極19、N型阱14、N型場142至N型深阱11的摻雜濃度由濃到淡，可降低導(dǎo)通電阻，改善LDMOS或EDMOS元件特性。以下實施例中，提出具導(dǎo)電插塞的半導(dǎo)體結(jié)構(gòu)及其制造方法，不但可降低半導(dǎo)體結(jié)構(gòu)的導(dǎo)通電阻，還同時提高了擊穿電壓，進(jìn)而大幅改善應(yīng)用元件的特性。圖2為本發(fā)明另一實施例的橫向擴(kuò)散金屬氧化物半導(dǎo)體(LDMOS)元件的局部示意圖。實施例的LDMOS元件2包括第一導(dǎo)電型(如P型)的一基板20，第二導(dǎo)電型(如N型)的一深阱(deepwell，NDW)21，形成于基板20內(nèi)并由基板20的表面向下擴(kuò)展；第一導(dǎo)電型的一第一阱(如P型阱)23和第二導(dǎo)電型的一第二阱(如N型阱)24，由基板20表面向下擴(kuò)展并形成于N型深阱21內(nèi)并相隔一距離；一柵極25形成于基板20上，大致位于第一阱23和第二阱24之間；一絕緣物27，如氧化物或淺溝槽隔離物(STI)，由基板20表面向下擴(kuò)展并大致位于柵極25與第二阱24之間，其中絕緣物27的第一側(cè)壁271對應(yīng)于柵極25下方，絕緣物27的一部分則位于第二阱24處。LDMOS元件2還包括第二導(dǎo)電型的一第一摻雜電極區(qū)28，由基板20表面向下擴(kuò)展并形成于第一阱23內(nèi)；和第二導(dǎo)電型的一第二摻雜電極區(qū)29，由基板20表面向下擴(kuò)展并形成于第二阱24內(nèi)，且絕緣物27位于柵極25與第二摻雜電極區(qū)29之間。第一摻雜電極區(qū)28和第二摻雜電極區(qū)29分別作為元件的源極(source)和漏極(drain)。實施例的LDMOS元件2可還包括一第二導(dǎo)電型場域如N型場(HVNfield)242，形成于第二阱24的外圍，且自漏極29、第二阱24、N型場242至深阱21的摻雜濃度由濃到淡。實施例的LDMOS元件2還包括一導(dǎo)電插塞(conductiveplug)26，包括電連接的一第一部分261與一第二部分262。其中，第一部分261與柵極25電連接，第二部分262延伸至絕緣物27里。如圖2所示，導(dǎo)電插塞26的第一部分261形成于柵極25上并與柵極25接觸，且第一部分261與第二部分262一體成型。導(dǎo)電插塞26例如是鎢插塞(tungstenplug)或是其他導(dǎo)電材料的插塞。與柵極25連接的導(dǎo)電插塞26，其制作可利用現(xiàn)有制作工藝，例如利用接觸孔(contact)的光掩模與蝕刻等制作工藝同時形成，而不需要額外的光掩模與光刻步驟。如圖2所示，導(dǎo)電插塞26的第二部分262與絕緣物27的第一側(cè)壁271呈一第一間距d1，此第一間距d1也可定義為一延伸長度(extensionlength)，即柵極25下方(包括部分柵極25與間隔物252的長度)至絕緣物27的距離。第二部分262也與絕緣物27的底面呈一第二間距d2。第二部分262與第二摻雜電極區(qū)29相距一第三間距d3。一實施例中，第一間距d1例如為0.13μm至0.55μm。一實施例中，第二間距d2例如為0.1μm至0.3μm；第二部分262與絕緣物27的深度比例如是0.25至0.75。一實施例中，第三間距d3例如為0.1μm至0.52μm。然而，本發(fā)明并不以此為限，導(dǎo)電插塞26的各部分?jǐn)?shù)值如第一間距d1、第二間距d2、第三間距d3等，應(yīng)視實際應(yīng)用的元件尺寸如絕緣物27的底部寬度和深度等而作相應(yīng)調(diào)整。再者，實施例中，絕緣物27可為單層結(jié)構(gòu)或由多層絕緣物所組成的復(fù)合結(jié)構(gòu)。例如，絕緣物27可包含由二氧化硅(SiO2)、氮氧化硅(SiON)、氮化硅(Si3N4)或高介電常數(shù)材質(zhì)等所組成的復(fù)合結(jié)構(gòu)。例如，絕緣物27為SiO2與Si3N4的復(fù)合結(jié)構(gòu)，Si3N4可以作為蝕刻停止層，有利于進(jìn)一步精確控制第二間距d2。高介電常數(shù)材質(zhì)可以是稀土金屬氧化物層或鑭系金屬氧化物層。圖3為本發(fā)明又一實施例的橫向擴(kuò)散金屬氧化物半導(dǎo)體(LDMOS)元件的局部示意圖。除了導(dǎo)電插塞的型態(tài)，如圖3所示的LDMOS元件3與圖2所示的LDMOS元件2的結(jié)構(gòu)相同，在此不再贅述。LDMOS元件3的導(dǎo)電插塞36，包括第一部分361、第二部分362與一導(dǎo)線365(如金屬線)，其中，第一部分361形成于柵極25上并與柵極25接觸，第二部分362與柵極25相距一間隔并延伸至絕緣物27里，導(dǎo)線365則電連接第一部分361和第二部分362。請參照圖4A、圖4B，其分別為操作實施例的圖1和圖2的LDMOS元件時，其電流路徑的示意圖。其中，圖4A的各元件與標(biāo)號同圖1，圖4B的各元件與標(biāo)號同圖2。其中，圖4A中LDMOS元件包括一通道區(qū)域150和電荷累積區(qū)域152；假設(shè)施加一正電壓于柵極15，則電荷累積區(qū)域152累積了許多負(fù)電荷。圖4B中，實施例的LDMOS元件包括一通道區(qū)域250和電荷累積區(qū)域252a-252c。由于實施例的LDMOS元件具有導(dǎo)電插塞26(包括第一部分261和第二部分262)，因此相較于圖4A的電荷累積區(qū)域152，圖4B中的電荷累積區(qū)域252a-252c被延長了，假設(shè)施加一正電壓于柵極25，則負(fù)電荷可分散在路徑更長的電荷累積區(qū)域252a-252c中并靠近漏極端，進(jìn)而降低元件的導(dǎo)通電阻值。特別是在漏極端施加一低偏壓的操作情況，導(dǎo)通電阻值的降低幅度更為明顯。請參照圖5A、圖5B，其分別為操作實施例的圖1和圖2的LDMOS元件時，其發(fā)生擊穿電壓的示意圖。其中，圖5A的各元件與標(biāo)號同圖1，圖5B的各元件與標(biāo)號同圖2。其中，LDMOS元件的擊穿電壓容易發(fā)生在P-N接面(PNjunction)處，如P型的第二阱13、23與N型的深阱11、21的交界(如圖5A、圖5B中爆炸符號所示)。圖5B的LDMOS元件由于具有導(dǎo)電插塞26，其第二部分262如同一屏蔽板(shieldingplate)，可以使漏極(第二摻雜電極區(qū)29)到第二阱23之間的電力線重新分配，圖5B比起圖5A的發(fā)生擊穿電壓的P-N接面處的電力線不再那么密集，此種電場的改變可提高元件的擊穿電壓。另外，實際應(yīng)用實施例時，LDMOS元件中的導(dǎo)電插塞與柵極之間可以呈不同態(tài)樣的分布。請參照圖6A、圖6B、圖6C，其分別為實施例的LDMOS元件的導(dǎo)電插塞與柵極接觸的三種分布態(tài)樣的上視圖。其中導(dǎo)電插塞可以是多個點狀(如方型、圓型等)塊體66分布于柵極上65，如圖6A所示。導(dǎo)電插塞也可以是數(shù)個長型塊體67形成于柵極上65，如圖6B所示。導(dǎo)電插塞也可以是一長條狀塊體68形成于柵極上65，如圖6C所示。當(dāng)然，該些態(tài)樣僅為可能應(yīng)用態(tài)樣的其中三種，并非作為限縮本發(fā)明保護(hù)范圍之用。再者，此領(lǐng)域中具有通常知識者可知，導(dǎo)電插塞上表面的形狀與所在柵極的面積比例可視應(yīng)用的制作工藝條件與方法而作適當(dāng)調(diào)整，本發(fā)明對此并不多作限制。[相關(guān)實驗]實施例中，第二部分262延伸至絕緣物27里的深度會影響半導(dǎo)體元件的特性。而第二部分262與絕緣物27的第一側(cè)壁271之間的距離(第一間距d1)的變化不但會影響元件的導(dǎo)通電阻值，也會影響元件的擊穿電壓值。以下提出相關(guān)實驗中的陣列實驗進(jìn)行量測。請同時參照圖2。絕緣物27的深度和寬度分別約為0.4μm與0.75μm。其中，比較例(BSL)的元件結(jié)構(gòu)不具有導(dǎo)電插塞(如圖1)。以第1組中的三個實驗例(Split1-1-Split1-3)為例，其導(dǎo)電插塞的第一間距d1分別為0.55μm、0.15μm和0.13μm（其余相關(guān)尺寸如導(dǎo)電插塞延伸至絕緣物27里的深度和寬度請參照表1），所量測的擊穿電壓值分別為41V、43V和44.8V，特征導(dǎo)通電阻值(mohm×mm2)分別為26.44、25.29和24.40，其特征導(dǎo)通電阻對擊穿電壓的比值分別為0.64、0.59和0.54。若以比較例(BSL)為基準(zhǔn)，第1組的三個實驗例不但特征導(dǎo)通電阻值可分別降低1%、5%和9%，擊穿電壓值也可增加17%、23%和28%，而特征導(dǎo)通電阻對擊穿電壓的比值的改良百分比分別可達(dá)到15%、23%和28%。表1為陣列相關(guān)實驗的詳細(xì)結(jié)構(gòu)及量測結(jié)果。表1續(xù)表1因此，上述實施例所提出的半導(dǎo)體結(jié)構(gòu)可降低其導(dǎo)通電阻，特別是具導(dǎo)電插塞的半導(dǎo)體結(jié)構(gòu)，不但能降低半導(dǎo)體結(jié)構(gòu)的導(dǎo)通電阻，使應(yīng)用元件的功率損耗降低，又能同時提高擊穿電壓，對導(dǎo)通電阻值對擊穿電壓值的比值(Ron/BVD)來說，下降的幅度可更為增加。對應(yīng)用的電源管理集成電路元件來說，特別是可攜式的集成電路元件，可有效地改善應(yīng)用元件的性能表現(xiàn)。再者，實施例的半導(dǎo)體結(jié)構(gòu)可在現(xiàn)有的制作工藝架構(gòu)下也無須改變元件中各單元尺寸的情況下形成導(dǎo)電插塞，十分適合量產(chǎn)。且應(yīng)用實施例的半導(dǎo)體結(jié)構(gòu)的元件也具有很高的市場競爭力。綜上所述，雖然結(jié)合以上實施例揭露了本發(fā)明，然而其并非用以限定本發(fā)明。本發(fā)明所屬技術(shù)領(lǐng)域中熟悉此技術(shù)者，在不脫離本發(fā)明的精神和范圍內(nèi)，可作各種的更動與潤飾。因此，本發(fā)明的保護(hù)范圍應(yīng)以附上的權(quán)利要求所界定的為準(zhǔn)。