本發(fā)明涉及半導體技術(shù)領(lǐng)域，尤其涉及一種半導體集成器件及其制作方法。

背景技術(shù)：
隨著半導體器件集成度的不斷提高，往往需要將多種類型的器件集成在一起進行制作，如將多晶硅電阻與MOS器件在同一工藝過程中制作，并且，隨著半導體工藝技術(shù)節(jié)點的降低，傳統(tǒng)采用材料為二氧化硅的柵介質(zhì)層和材料為多晶硅的柵電極層的MOS器件出現(xiàn)了漏電量增加和柵電極層損耗等問題，為解決該問題，現(xiàn)有技術(shù)中提出了采用高K材料代替二氧化硅制作柵介質(zhì)層，采用金屬材料代替多晶硅制作柵電極層（簡稱高K金屬柵，HKMG），隨之而來出現(xiàn)的將多晶硅電阻與采用HKMG工藝制作的MOS器件集成在一起的集成器件制作工藝也成為了現(xiàn)在研究的熱點。在美國專利US6406956中提供了一種集成多晶硅電阻和高K金屬柵的半導體器件及其制作方法，該方法流程圖如圖1所示，包括：步驟S101：提供基底，所述基底包括有源區(qū)和隔離區(qū)、位于所述有源區(qū)表面上的偽柵、位于所述隔離區(qū)表面上的多晶硅電阻，所述多晶硅電阻與偽柵同時形成；步驟S102：在所述基底表面上形成第一介質(zhì)層，所述第一介質(zhì)層為第零層間介質(zhì)層（ILD0），并平坦化ILD0，暴露出偽柵和多晶硅電阻表面；步驟S103a：在多晶硅電阻表面上形成保護層；步驟S104：以所述保護層為掩膜，去除所述偽柵，形成溝槽；步驟S105：去除所述多晶硅電阻表面上的保護層；步驟S106：在所述溝槽底部形成高K介質(zhì)層，在溝槽內(nèi)的高K介質(zhì)層上填充金屬材料直至金屬材料填滿所述溝槽，以形成金屬柵極層，此時金屬柵極層同時覆蓋了多晶硅電阻的表面；步驟S107：采用化學機械研磨（CMP）工藝磨拋金屬柵極層表面，暴露出ILD0材料，即同時形成了金屬柵極和多晶硅電阻。在實際生產(chǎn)過程中發(fā)現(xiàn)，采用上述方法制作出的半導體集成器件良率往往不符合要求，尤其是多晶硅電阻的阻值往往低于設(shè)計值。

技術(shù)實現(xiàn)要素：
為解決上述技術(shù)問題，本發(fā)明實施例提供了一種半導體集成器件及其制作方法，將多晶硅電阻與高K金屬柵集成，且多晶硅電阻的阻值滿足了設(shè)計要求，提高了半導體集成器件的良率。為解決上述問題，本發(fā)明實施例提供了如下技術(shù)方案：一種半導體集成器件制作方法，包括：提供基底，所述基底包括有源區(qū)和多個淺槽隔離區(qū)、位于所述有源區(qū)表面上的第一阻擋層，所述第一阻擋層表面與所述多個淺槽隔離區(qū)表面齊平；去除第一淺槽隔離區(qū)內(nèi)的部分填充材料，形成一開口，所述開口的底部低于所述有源區(qū)表面，所述開口的寬度與所述第一淺槽隔離區(qū)寬度相同；在基底表面上形成隔離層，所述隔離層覆蓋所述開口的底部和側(cè)壁，所述隔離層材料與所述有源區(qū)材料不同，且所述隔離層材料為電性絕緣材料；在所述隔離層表面上形成電阻形成層，所述電阻形成層材料填滿所述開口；平坦化所述電阻形成層和隔離層，暴露出所述第一阻擋層表面，得到電阻結(jié)構(gòu)；去除所述第一阻擋層；在所述有源區(qū)表面上形成偽柵，在所述第一淺槽隔離區(qū)表面內(nèi)形成電阻，所述偽柵與所述電阻電學絕緣，且所述電阻表面低于所述偽柵表面；形成第一介質(zhì)層，所述第一介質(zhì)層覆蓋偽柵表面、電阻表面、有源區(qū)表面及多個淺槽隔離區(qū)表面；平坦化所述第一介質(zhì)層，僅暴露出所述偽柵表面；以所述第一介質(zhì)層為掩膜，去除所述偽柵，在所述第一介質(zhì)層表面內(nèi)形成金屬柵開口；填充所述金屬柵開口，得到金屬柵極。優(yōu)選的，所述電阻的上表面低于所述金屬柵極上表面5nm-40nm。優(yōu)選的，所述電阻的下表面低于所述有源區(qū)表面5nm-100nm。優(yōu)選的，所述電阻材料為多晶硅或摻雜的多晶硅。優(yōu)選的，所述電阻的厚度為優(yōu)選的，所述去除所述淺槽隔離區(qū)內(nèi)的部分填充材料，形成一開口的過程具體為：采用光刻工藝在所述第一阻擋層表面上形成具有開口圖形的第一感光層，所述開口圖形的寬度大于或等于所述開口的寬度，且小于或等于第二淺槽隔離區(qū)和第三淺槽隔離區(qū)之間的寬度，所述第二淺槽隔離區(qū)和第三淺槽隔離區(qū)為距離所述第一淺槽隔離區(qū)最近的兩個淺槽隔離區(qū)；以具有所述開口圖形的第一感光層和所述第一阻擋層為掩膜，采用反應(yīng)離子刻蝕或化學試劑刻蝕工藝去除未被所述第一感光層和第一阻擋層覆蓋的第一淺槽隔離區(qū)的部分填充材料，形成所述開口。優(yōu)選的，所述在所述有源區(qū)表面上形成偽柵，在所述第一淺槽隔離區(qū)表面內(nèi)形成電阻的過程具體為：在基底表面上形成偽柵形成層；以具有偽柵圖形的第二感光層為掩膜，采用反應(yīng)離子刻蝕或化學試劑刻蝕工藝去除未被所述第二感光層覆蓋的偽柵形成層材料，在所述有源區(qū)表面上形成偽柵，同時在所述第一淺槽隔離區(qū)表面內(nèi)形成電阻。優(yōu)選的，所述隔離層材料為氧化硅、氮氧化硅和氮碳化硅中的至少一種。優(yōu)選的，所述形成第一介質(zhì)層之前還包括：形成第二阻擋層，所述第二阻擋層覆蓋偽柵表面、電阻表面、有源區(qū)表面及多個淺槽隔離區(qū)表面；形成所述第二阻擋層之后，在所述第二阻擋層表面上形成所述第一介質(zhì)層。優(yōu)選的，所述第一阻擋層和第二阻擋層材料為氮化硅、氮氧化硅和氮碳化硅中的至少一種。優(yōu)選的，所述基底還包括，位于所述有源區(qū)和所述第一阻擋層之間的襯墊氧化層。優(yōu)選的，所述填充所述金屬柵開口，得到金屬柵極的過程為：在所述金屬柵開口的底部和側(cè)壁形成柵介質(zhì)層；在金屬柵開口內(nèi)填充柵金屬，直至填滿所述金屬柵開口，形成柵金屬層；去除所述第一介質(zhì)層表面上的柵金屬層材料和柵介質(zhì)層材料，使所述第一介質(zhì)層表面齊平，得到所述金屬柵極。優(yōu)選的，所述柵介質(zhì)層材料為高K材料。優(yōu)選的，所述柵介質(zhì)層材料為氧化鉿、氧化鉿硅、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯硅、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、和鈮酸鉛鋅中的至少一種。優(yōu)選的，所述柵金屬層為單一覆層或多層堆疊結(jié)構(gòu)。優(yōu)選的，所述柵金屬層為單一覆層時，所述柵金屬層材料為鋁、銅、銀、金、鉑、鎳、鈦、鈷、鉈、鉭、鎢、硅化鎢、鎢化鈦、氮化鈦、氮化鉈、碳化鉈、鎳鉑或氮硅化鉈。優(yōu)選的，所述柵金屬層為多層堆疊結(jié)構(gòu)時，所述柵金屬層包括：位于所述柵介質(zhì)層表面上的功函數(shù)層；位于所述功函數(shù)層表面上的第二柵金屬層，所述第二柵金屬層材料可以為鋁、銅、銀、金、鉑、鎳、鈦、鈷、鉈、鉭、鎢、硅化鎢、鎢化鈦、氮化鈦、氮化鉈、碳化鉈、鎳鉑或氮硅化鉈。優(yōu)選的，所述功函數(shù)層材料為鈦、氮化鈦、鉈、鈦鋁或氮化鉈。優(yōu)選的，所述在所述有源區(qū)表面上形成偽柵，在所述第一淺槽隔離區(qū)表面內(nèi)形成電阻之后還包括：在位于所述偽柵兩側(cè)的有源區(qū)表面上形成側(cè)墻；在位于所述偽柵兩側(cè)的有源區(qū)表面內(nèi)形成源和漏。優(yōu)選的，形成所述金屬柵極之后，還包括：在所述第一介質(zhì)層表面上形成第二介質(zhì)層；形成貫穿所述第二介質(zhì)層和第一介質(zhì)層的多個通孔，暴露出源漏材料、金屬柵極材料和電阻兩端；在所述多個通孔內(nèi)填充連接線金屬，形成插塞，以對所述半導體集成器件進行電連接。優(yōu)選的，所述第一介質(zhì)層和第二介質(zhì)層的材料為氧化硅、B摻雜或P摻雜的氧化硅、或同時摻雜B元素和P元素的氧化硅。本發(fā)明實施例還公開了一種半導體集成器件，包括：有源區(qū)和多個淺槽隔離區(qū)，其中第一淺槽隔離區(qū)表面內(nèi)具有一開口；位于所述開口底部和側(cè)壁的隔離層；位于所述隔離層表面上的電阻；位于所述有源區(qū)表面上的金屬柵極；其中，所述電阻上表面低于所述金屬柵極的上表面，所述電阻的下表面低于所述有源區(qū)表面，所述電阻與所述有源區(qū)電性絕緣。優(yōu)選的，所述金屬柵極包括：位于所述有源區(qū)表面上的柵介質(zhì)層；位于所述柵介質(zhì)層表面上的柵金屬層，所述柵金屬層為單一覆層或多層堆疊結(jié)構(gòu)。優(yōu)選的，還包括：覆蓋所述電阻表面上、有源區(qū)表面上、淺槽隔離區(qū)表面上和金屬柵極側(cè)壁的第二阻擋層；僅覆蓋所述第二阻擋層表面的第一介質(zhì)層；覆蓋所述第一介質(zhì)層表面和所述金屬柵極上表面的第二介質(zhì)層；貫穿所述第二介質(zhì)層和第一介質(zhì)層的多個插塞，所述多個插塞分別與源漏、金屬柵極和電阻兩端電連接。與現(xiàn)有技術(shù)相比，上述技術(shù)方案具有以下優(yōu)點：本發(fā)明實施例所提供的技術(shù)方案，通過在第一淺槽隔離區(qū)內(nèi)形成開口，使開口的底面低于有源區(qū)表面，之后將電阻設(shè)置在所述開口內(nèi)，并且在電阻結(jié)構(gòu)形成后再形成偽柵，本發(fā)明實施例中通過控制所述開口的深度，使電阻的阻值滿足設(shè)計要求的基礎(chǔ)上，控制偽柵表面高于電阻表面，從而避免了在后續(xù)第一介質(zhì)層平坦化以及金屬柵層平坦化過程中損傷到電阻表面，使電阻的阻值滿足設(shè)計要求，提高了半導體集成器件的良率。并且，本發(fā)明實施例中最終的電阻是與偽柵在同一光刻和刻蝕過程中形成，從而使電阻制作過程能夠與高K金屬柵的制作過程集成。另外，本發(fā)明實施例中的所述開口寬度與第一淺槽隔離區(qū)的寬度相同，并在形成開口時以及填充開口過程中，有源區(qū)表面上均設(shè)置有第一阻擋層，從而在所述開口的光刻和刻蝕過程中，由于第一阻擋層可阻擋第一淺槽隔離區(qū)之外的刻蝕粒子，從而第一感光層上的開口圖形寬度可大于實際的開口寬度，降低了當實際開口寬度過小或開口形狀過于復雜時的光刻難度，可以制作開口寬度更小或結(jié)構(gòu)更加復雜的電阻，并且由于在開口填充過程中，第一阻擋層可充當填充物的阻擋層，使開口內(nèi)的填充物不能穿過第一阻擋層而滲入到有源區(qū)表面，進而實現(xiàn)了開口的自對準填充效果。附圖說明為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖1為現(xiàn)有技術(shù)中集成多晶硅電阻和高K金屬柵的半導體器件制作方法流程示意圖；圖2為本發(fā)明實施例提供的半導體集成器件制作方法的流程圖；圖3-16為本發(fā)明實施例提供的半導體集成器件制作方法各步驟的剖面圖；圖17和圖18為本發(fā)明實施例提供的半導體集成器件的俯視圖。具體實施方式正如背景技術(shù)部分所述，采用現(xiàn)有技術(shù)中的方法制作出的集成半導體器件的良率往往不能滿足要求，尤其是與高K金屬柵集成的多晶硅電阻的阻值往往低于設(shè)計值，發(fā)明人研究發(fā)現(xiàn)，出現(xiàn)這種問題的根本原因在于，現(xiàn)有技術(shù)中的多晶硅電阻結(jié)構(gòu)的表面高度與偽柵結(jié)構(gòu)的表面高度相同，在對金屬柵極層進行化學機械研磨的過程中，由于要暴露出第一介質(zhì)層材料，即要暴露出多晶硅電阻表面，從而導致在柵電極層的CMP過程中，不可避免的會損傷多晶硅電阻表面，即會去除部分多晶硅電阻材料，從而導致多晶硅電阻的阻值小于設(shè)計值?；谏鲜鲅芯康幕A(chǔ)上，本發(fā)明實施例提供了一種半導體基礎(chǔ)器件及其制作方法，該方法流程圖如圖2所示，包括以下步驟：步驟S201：提供基底，所述基底包括有源區(qū)和多個淺槽隔離區(qū)、位于所述有源區(qū)表面上的第一阻擋層，所述第一阻擋層表面與所述多個淺槽隔離區(qū)表面齊平；步驟S202：去除第一淺槽隔離區(qū)內(nèi)的部分填充材料，形成一開口，所述開口的底部低于所述有源區(qū)表面，所述開口的寬度與所述第一淺槽隔離區(qū)寬度相同；步驟S203：在基底表面上形成隔離層，所述隔離層覆蓋所述開口的底部和側(cè)壁，所述隔離層材料與所述有源區(qū)材料不同，且所述隔離層材料為電性絕緣材料；步驟S204：在所述隔離層表面上形成電阻形成層，所述電阻形成層材料填滿所述開口；步驟S205：平坦化所述電阻形成層和隔離層，暴露出所述第一阻擋層表面，得到電阻結(jié)構(gòu)；步驟S206：去除所述第一阻擋層；步驟S207：在所述有源區(qū)表面上形成偽柵，在所述第一淺槽隔離區(qū)表面內(nèi)形成電阻，所述偽柵與所述電阻電學絕緣，且所述電阻表面低于所述偽柵表面；步驟S208：形成第一介質(zhì)層，所述第一介質(zhì)層覆蓋偽柵表面、電阻表面、有源區(qū)表面及多個淺槽隔離區(qū)表面；步驟S209：平坦化所述第一介質(zhì)層，僅暴露出所述偽柵表面；步驟S210：以所述第一介質(zhì)層為掩膜，去除所述偽柵，在所述第一介質(zhì)層表面內(nèi)形成金屬柵開口；步驟S211：填充所述金屬柵開口，得到金屬柵極。本發(fā)明實施例所提供的技術(shù)方案，通過在第一淺槽隔離區(qū)內(nèi)形成開口，使開口的底面低于有源區(qū)表面，之后將電阻設(shè)置在所述開口內(nèi)，并且在電阻結(jié)構(gòu)形成后再形成偽柵，本發(fā)明實施例中通過控制所述開口的深度，使電阻的阻值滿足設(shè)計要求的基礎(chǔ)上，控制偽柵表面高于電阻表面，從而避免了在后續(xù)第一介質(zhì)層平坦化以及金屬柵層平坦化過程中損傷到電阻表面，使電阻的阻值滿足設(shè)計要求，提高了半導體集成器件的良率。以上是本申請的核心思想，下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍，因此本發(fā)明不受下面公開的具體實施例的限制。其次，本發(fā)明結(jié)合示意圖進行詳細描述，在詳述本發(fā)明實施例時，為便于說明，表示器件結(jié)構(gòu)的剖面圖會不依一般比例作局部放大，而且所述示意圖只是示例，其在此不應(yīng)限制本發(fā)明保護的范圍。此外，在實際制作中應(yīng)包含長度、寬度及深度的三維空間尺寸。本發(fā)明實施例提供了一種半導體集成器件制作方法，其各步驟的剖面圖如圖3-圖13所示，下面結(jié)合流程圖和各步驟的剖面圖對該制作方法進行詳細描述。步驟S201：如圖3所示，提供基底，所述基底包括有源區(qū)101、多個淺槽隔離（STI）區(qū)102、位于所述有源區(qū)101表面上的第一阻擋層104，所述第一阻擋層104表面與所述多個淺槽隔離區(qū)102表面齊平；本實施例中所述基底還可以包括，一半導體襯底，一般為硅襯底（圖中未示出），位于所述硅襯底表面上的外延層（圖中未示出），位于所述外延層表面內(nèi)的N型和P型阱區(qū)，所述淺槽隔離區(qū)102位于N型阱區(qū)和P型阱區(qū)之間，或者在N型和P型阱區(qū)的表面內(nèi)，以隔離不同的器件。本實施例中的有源區(qū)101即為被多個淺槽隔離區(qū)102隔離開用于制作有源器件的區(qū)域，當然，該有源區(qū)101內(nèi)也可具有摻雜粒子，即該有源區(qū)101可為N型或P型阱區(qū)。本實施例中可采用化學氣相淀積（簡稱CVD）工藝在硅襯底上一次性生長N型或P型外延層，外延層的厚度可按照器件的具體應(yīng)用要求確定。之后，采用離子注入工藝形成N阱和P阱，在進行離子注入前，可在外延層表面上形成注入氧化層，以保護外延層免受玷污、阻止離子注入過程對襯底的損傷、控制離子注入深度等。需要說明的是，所述“外延層表面上”是指由外延層表面向上的區(qū)域，該區(qū)域不屬于外延層本身；所述“外延層表面內(nèi)”是指由外延層表面向下延伸的一定深度的區(qū)域，該區(qū)域?qū)儆谕庋訉拥囊徊糠?，其余描述類同。在形成阱區(qū)之后，可先在外延層表面上形成一襯墊氧化層103a，該襯墊氧化層103a的厚度約為100埃-150埃以內(nèi)，之后在襯墊氧化層103a表面上形成第一阻擋層104，所述第一阻擋層104可在STI氧化物淀積過程中保護有源區(qū)101，還可在后續(xù)的平坦化過程中充當拋光的阻擋材料，本實施例中所述第一阻擋層104優(yōu)選為氮化硅層，襯墊氧化層103a優(yōu)選為氧化硅層，襯墊氧化層103a可作為隔離保護層以保護有源區(qū)在去掉第一阻擋層104的過程中免受化學沾污，即是否需要襯墊氧化層103a可根據(jù)第一阻擋層104的材料而定，本實施例中的基底優(yōu)選包括襯墊氧化層103a。在形成第一阻擋層104之后，通過光刻工藝和刻蝕工藝在具有阱區(qū)的外延層表面內(nèi)形成STI淺溝槽，并在進行STI氧化物填充之前，還應(yīng)在STI淺溝槽的底部和側(cè)壁形成溝槽襯墊氧化物層，以改善硅襯底與溝槽填充氧化物之間的界面特性。之后可采用CVD工藝進行溝槽氧化物的填充，所述溝槽襯墊氧化物層和溝槽氧化物一般均為氧化硅，完成溝槽氧化物的填充后通過化學機械拋光CMP工藝去除STI淺溝槽之外多余的溝槽氧化物，使所述基底表面齊平，得到多個淺槽隔離（STI）區(qū)102。需要說明的是，各個淺槽隔離區(qū)的寬度可以相同，也可以不同，如電阻結(jié)構(gòu)所在的淺槽隔離區(qū)的寬度可以稍大于其他淺槽隔離區(qū)的寬度，本實施例中對此不做限定。圖3中僅是為了便于突出電阻結(jié)構(gòu)，對各個淺槽隔離區(qū)的尺寸做了些許調(diào)整，但并不作為對本實施例中各淺槽隔離區(qū)寬度關(guān)系的限定。形成多個淺槽隔離區(qū)102之后，在多個淺槽隔離區(qū)102表面上就不存在襯墊氧化層103a材料和第一阻擋層104材料了，即所述第一阻擋層104表面與所述多個淺槽隔離區(qū)102表面齊平，襯墊氧化層103a和第一阻擋層104僅覆蓋有源區(qū)101上方。形成淺槽隔離區(qū)102的具體工藝步驟可參照現(xiàn)有技術(shù)，這里不再贅述。需要說明的是，本實施例中的基底可以包括半導體元素，例如單晶、多晶或非晶結(jié)構(gòu)的硅或硅鍺（SiGe），也可以包括混合的半導體結(jié)構(gòu)，例如碳化硅、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵或銻化鎵、合金半導體或其組合；也可以是絕緣體上硅（SOI）。此外，半導體基底還可以包括其它的材料，例如外延層或埋氧層的多層結(jié)構(gòu)。雖然在此描述了可以形成基底的材料的幾個示例，但是可以作為半導體基底的任何材料均落入本發(fā)明的精神和范圍。步驟S202：去除第一淺槽隔離區(qū)102a內(nèi)的部分填充材料，形成一開口107，所述開口107的底部低于所述有源區(qū)101表面，所述開口107的寬度與所述第一淺槽隔離區(qū)102a寬度相同；具體的，可采用光刻工藝在第一阻擋層104表面上形成具有開口圖形的第一感光層105，所述第一感光層一般為光刻膠層，若采用電子束直寫光刻等工藝，所示第一感光層可為電子束膠層，本實施例僅以第一感光層105為光刻膠層為例進行說明。該過程可以為，先在第一阻擋層104表面旋涂光刻膠層，為了保證曝光精度，還可在光刻膠層和第一阻擋層104之間形成抗反射層（圖中未示出），以減少不必要的反射；之后采用具有開口圖形的掩膜版對光刻膠層進行曝光，在所述光刻膠層表面上形成開口圖案，顯影之后得到具有開口圖形106的光刻膠層，如圖4所示；如圖5所示，以具有開口圖形106的光刻膠層（即第一感光層105）和所述第一阻擋層104為掩膜，采用反應(yīng)離子刻蝕（即等離子體刻蝕或干法刻蝕）或化學試劑刻蝕（濕法腐蝕）等工藝，去除未被所述第一感光層105和第一阻擋層104覆蓋的第一淺槽隔離區(qū)的部分填充材料，形成所述開口107，之后采用化學清洗等方法去除光刻膠層（即第一感光層105）和抗反射層。其中，由于在光刻和刻蝕過程中，有源區(qū)101表面上設(shè)置有第一阻擋層104，因此，在光刻后的刻蝕過程中，第一阻擋層104可以阻止刻蝕粒子對除第一淺槽隔離區(qū)102a兩側(cè)的有源區(qū)（如圖4和圖5中標號101a和101b所示區(qū)域）表面造成傷害，因此，在刻蝕過程中，第一淺槽隔離區(qū)102a兩側(cè)的有源區(qū)區(qū)域可以不覆蓋光刻膠層，換句話說，所述開口圖形106的寬度h1可以大于實際的開口107的寬度h2，從而降低了當實際開口寬度過小或開口形狀過于復雜時的光刻難度，使得采用本發(fā)明實施例的方法可以制作開口寬度更小或結(jié)構(gòu)更加復雜的電阻結(jié)構(gòu)?；谏鲜鲈?，所述開口圖形106的寬度大于或等于所述開口的寬度，且小于或等于第二淺槽隔離區(qū)102b和第三淺槽隔離區(qū)102c之間的寬度，所述第二淺槽隔離區(qū)102b和第三淺槽隔離區(qū)102c為距離所述第一淺槽隔離區(qū)102a最近的兩個淺槽隔離區(qū)，即第二淺槽隔離區(qū)102b和第三淺槽隔離區(qū)102c分別位于第一淺槽隔離區(qū)102a兩側(cè)，且緊鄰第一淺槽隔離區(qū)102a。需要說明的是，本發(fā)明實施例中所述開口107的深度可以根據(jù)電阻阻值的要求而定，一般情況下可小于或等于第一淺槽隔離區(qū)102a的深度，特殊情況下甚至可大于第一淺槽隔離區(qū)102a的深度，本實施例中對此不做限定。步驟S203：如圖6所示，在基底表面上形成隔離層108，所述隔離層108覆蓋所述開口107的底部和側(cè)壁，由于形成開口107后，開口107的側(cè)壁即為有源區(qū)材料，若要形成電阻，電阻必須與有源區(qū)電性絕緣，因此，所述隔離層108材料與所述有源區(qū)101材料不同，且所述隔離層108材料為電性絕緣材料；具體可采用PVD、CVD工藝，直接在具有第一阻擋層104的基底表面上沉積隔離層材料，所述隔離層材料為氧化硅、氮氧化硅和氮碳化硅中的至少一種，隔離層108的厚度可根據(jù)實際需要而定，本實施例對此不做過多限定。所述CVD工藝包括PECVD（等離子體化學氣相淀積）、LPTEOS或HDP（高密度等離子體化學氣相淀積）等工藝。步驟S204：如圖6所示，在所述隔離層108表面上形成電阻形成層109，所述電阻形成層材料填滿所述開口107；與隔離層108的形成方式類似，可采用PVD、CVD、PECVD、LPTEOS或HDP等工藝，在隔離層108表面上沉積電阻形成層材料，直至填滿所述開口107。由于除淺槽隔離區(qū)102之外的其它有源區(qū)區(qū)域均覆蓋有第一阻擋層104，因此在對開口107進行填充過程中，第一阻擋層104可充當填充物的阻擋層，從而在不需另外設(shè)置其它掩膜的情況下，開口107內(nèi)的填充物也不能穿過第一阻擋層104而滲入到有源區(qū)104表面，進而實現(xiàn)了開口107的自對準填充效果。步驟S205：如圖7所示，平坦化所述電阻形成層109和隔離層108，暴露出所述第一阻擋層104表面，得到電阻結(jié)構(gòu)110，所述電阻結(jié)構(gòu)110表面與所述第一阻擋層104表面齊平，這里所述的電阻結(jié)構(gòu)110包括平坦化之后的電阻形成層109和隔離層108；具體可采用化學機械研磨CMP工藝去除第一阻擋層104表面上的電阻形成層材料和隔離層材料，所述第一阻擋層104充當了拋光過程的阻擋層。本實施例中所述電阻形成層材料有限為多晶硅或摻雜的多晶硅。需要說明的是，該步驟形成的電阻結(jié)構(gòu)110并非最終的電阻，實際上，在后續(xù)處理過程中，電阻結(jié)構(gòu)110中的電阻形成層材料和隔離層材料不可避免的會出現(xiàn)損失，但這并不影響最終形成的電阻的阻值，其原因在后續(xù)步驟中進行說明。步驟S206：如圖8所示，去除所述第一阻擋層104，該步驟還同時去除了襯墊氧化層103a；具體可采用反應(yīng)離子刻蝕或化學試劑刻蝕工藝去除第一阻擋層材料和襯墊氧化層材料，若第一阻擋層材料為氮化硅、氮氧化硅和氮碳化硅中的至少一種，則一般可將硅片放入熱磷酸槽，以去除硅片表面的氮化物，之后再對硅片進行化學清洗去除襯墊氧化層材料。需要說明的是，去除第一阻擋層104和襯墊氧化層103a的過程中，其它淺槽隔離區(qū)內(nèi)的填充物（氧化硅）以及電阻結(jié)構(gòu)110表面的電阻形成層材料（多晶硅）和隔離層材料（氧化硅等）也可能會出現(xiàn)損失，損失情況因材料的不同也會有差別，具體差別可根據(jù)各結(jié)構(gòu)的材料和去除第一阻擋層材料的試劑情況而定。步驟S207：在所述有源區(qū)101表面上形成偽柵113，在所述第一淺槽隔離區(qū)102a表面內(nèi)形成電阻114，所述偽柵與所述電阻114電學絕緣，且所述電阻114表面低于所述偽柵表面，以避免后續(xù)CMP過程中電阻材料的流失；本實施例中所述電阻形成層材料為多晶硅或摻雜的多晶硅，形成的電阻114的厚度優(yōu)選為更優(yōu)選為由于本發(fā)明實施例中的電阻結(jié)構(gòu)位于淺槽隔離區(qū)的開口內(nèi)，即電阻的厚度對器件的大小影響不大，因此，本實施例中的方法制作的器件也可以滿足器件小型化的制作要求。該步驟的過程具體為：如圖9所示，可采用熱氧化工藝或自然氧化的方式，先在基底表面上形成較薄的隔離氧化層103b（一般為氧化硅），該隔離氧化層103覆蓋有源區(qū)101表面和電阻形成層109表面和暴露出的側(cè)壁部分，即在淺槽隔離區(qū)102表面上和隔離層108表面未覆蓋隔離氧化層材料，隔離氧化層103b的厚度優(yōu)選在20埃-50埃，更優(yōu)選為30埃左右，以保護電阻結(jié)構(gòu)110，之后在隔離氧化層103b表面上、淺槽隔離區(qū)102表面上以及隔離層108表面上形成偽柵形成層111，具體可采用PVD或CVD工藝沉積形成偽柵形成層111；如圖10所示，采用光刻工藝，以具有偽柵圖形的第二感光層112為掩膜，采用反應(yīng)離子刻蝕（干法刻蝕）或化學試劑刻蝕工藝去除未被所述第二感光層112覆蓋的偽柵形成層111材料，在所述有源區(qū)表面上形成偽柵113，同時在所述第一淺槽隔離區(qū)表面內(nèi)形成電阻114。本實施例中為了避免在刻蝕過程中傷害到偽柵113表面，還可在第二感光層112和偽柵形成層111之間設(shè)置硬掩膜（圖中未示出），硬掩膜材料為對多晶硅的刻蝕選擇比較高的材料，優(yōu)選為氮化硅。其中，本實施例中的偽柵形成層材料可與電阻材料相同，也可不同，若二者材料相同，則所述偽柵形成層材料也優(yōu)選為多晶硅或摻雜的多晶硅，但是，若同為摻雜的多晶硅，偽柵形成層的摻雜濃度可與電阻形成層的摻雜濃度相同也可不同，只要不影響最終的電阻的阻值即可，本實施例中優(yōu)選二者的摻雜濃度相同。此時，可采用干法刻蝕或濕法腐蝕工藝去除偽柵形成層材料，若采用干法刻蝕去除偽柵形成層材料（即多晶硅）時，可以選擇氯氣、氦氣、溴化氫或者氦氣和氧氣的混合物，采用干法刻蝕的優(yōu)點是，各向異性、選擇性好以及刻蝕效率高。若采用濕法腐蝕工藝，可選用四甲基氫氧化銨溶液去除偽柵形成層材料（即多晶硅），質(zhì)量百分比濃度為2~4%，溫度為50℃～90℃，腐蝕速率為100~3000埃/分鐘，腐蝕多晶硅與氧化硅的速率比大于100:1；采用濕法刻蝕的優(yōu)點是操作簡便、對設(shè)備要求低、易于大批量生產(chǎn)。若偽柵形成層材料與電阻材料不同，所述偽柵形成層材料可選擇對多晶硅刻蝕選擇比較大的材料，如SiGe，在對偽柵形成層材料進行刻蝕過程中，可盡量減小對電阻材料的損傷。同樣，可采用干法刻蝕（等離子刻蝕工藝）或濕法腐蝕工藝去除偽柵形成層材料，若采用干法刻蝕工藝，去除偽柵形成層材料（SiGe）時，采用的氣體為熱HCl氣體。需要說明的是，對偽柵形成層的刻蝕過程及去除隔離氧化層103b的過程，可以影響到最終的電阻的厚度，可根據(jù)對電阻厚度的要求選擇偽柵形成層和隔離氧化層的刻蝕工藝。如在去除偽柵形成層材料時采用干法刻蝕工藝，并通過控制刻蝕過程，使刻蝕設(shè)備在刻到隔離氧化層103b材料時即刻停止刻蝕，之后采用化學清洗工藝去除隔離氧化層103b，在此過程中，對電阻材料的損傷很小，基本上最終形成的電阻的厚度即為去除襯墊氧化層103a后的電阻形成層材料的厚度。當然，也可以在去除偽柵形成層和隔離氧化層材料時去掉部分電阻形成層材料，來得到最終的電阻。換句話說，本實施例中的電阻表面可以高于有源區(qū)表面，也可與有源區(qū)表面齊平，本發(fā)明實施例對此不做限制，只要最終的電阻表面低于偽柵表面即可。本實施例優(yōu)選在去除偽柵形成層和隔離氧化層103b之后的電阻表面基本與偽柵形成層的下表面齊平，如圖10所示。如圖11所示，本實施例在去除偽柵形成層之后，還包括：在位于所述偽柵113兩側(cè)的有源區(qū)表面上形成側(cè)墻（圖中未示出）；在位于所述偽柵113兩側(cè)的有源區(qū)表面內(nèi)形成源115a和漏115b。該過程具體為：采用光刻工藝在有源區(qū)表面上形成具有輕摻雜漏（簡稱LDD）圖形的光刻膠層，之后以具有LDD圖形的光刻膠層為掩膜，采用離子注入工藝形成LDD（圖中未示出）。之后采用CVD工藝在具有LDD的有源區(qū)表面上形成側(cè)墻介質(zhì)層（一般為氧化硅），對側(cè)墻介質(zhì)層進行反刻，在偽柵113兩側(cè)形成側(cè)墻，在對側(cè)墻介質(zhì)層進行反刻的同時也會去除之前工藝可能未去除干凈的未被偽柵覆蓋的隔離氧化層材料，如圖11所示，此時才最終得到偽柵113，本實施例中所述的偽柵113包括偽柵形成層111和未被去除的隔離氧化層103b。之后再采用光刻工藝在有源區(qū)表面上形成具有源漏圖形的光刻膠層，并以具有源漏圖形的光刻膠層為掩膜，采用離子注入工藝和退火工藝在位于所述偽柵113兩側(cè)的有源區(qū)表面內(nèi)形成源115a和漏115b。步驟S208：如圖12所示，形成第一介質(zhì)層117，所述第一介質(zhì)層117覆蓋偽柵113表面、電阻114表面、有源區(qū)表面及多個淺槽隔離區(qū)表面，本實施例中的第一介質(zhì)層117優(yōu)選為第零層間介質(zhì)層，簡稱ILD0層；本實施例中為了進一步的保證在ILD0層CMP過程中，減少對電阻表面的傷害，同時也為了避免過度損傷偽柵表面，如圖12所示，在形成所述第一介質(zhì)層117之前，還可采用PVD、CVD工藝形成第二阻擋層116，所述第二阻擋層116覆蓋偽柵113表面、電阻114表面、有源區(qū)表面及多個淺槽隔離區(qū)表面。本實施例的第一阻擋層104和第二阻擋層116材料均優(yōu)選為氮化硅，所述第一阻擋層104厚度優(yōu)選為第二阻擋層116厚度也優(yōu)選為形成第二阻擋層116之后，可采用CVD等工藝在第二阻擋層116表面上形成所述第一介質(zhì)層117，如圖12所示。需要說明的是，理論上，本實施例中為了避免在ILD0層CMP過程中損傷電阻表面，只要保證偽柵表面和電阻表面具有高度差即可，由于在以上步驟中形成的偽柵表面必然高于電阻表面，因此，在本發(fā)明其它實施例中，還可不設(shè)置阻擋層108，這種情況下，在ILD0層CMP過程結(jié)束后，至少要保留電阻表面上的部分ILD0層材料，并且，一般情況下，為了完全暴露出偽柵表面，在ILD0層的CMP后期會以較慢的磨拋速度進行適當程度的過拋。步驟S209：如圖13所示，平坦化所述第一介質(zhì)層117，僅暴露出所述偽柵表面，由于在以上步驟中形成的電阻表面基本與偽柵形成層下表面齊平，即電阻表面低于偽柵表面，因此，在該平坦化過程中，不會暴露出電阻表面；具體的，若設(shè)置第二阻擋層116，可采用CMP工藝磨拋ILD0層表面，去除多余的ILD0層材料和偽柵表面上的第二阻擋層材料，以暴露出偽柵106的表面。在ILD0層的CMP過程中，可先以較快的速率對ILD0層材料進行磨拋，當磨拋到第二阻擋層116表面時，減小CMP的速度，即以較慢的速率磨拋第二阻擋層116表面，直至暴露出偽柵113的表面。為保證完全暴露偽柵表面，還可對偽柵113表面上的第二阻擋層116進行過拋，由于此時的CMP速率已經(jīng)很慢了，因此過拋對偽柵表面的損傷很小，并且，由于電阻表面低于偽柵表面，且有第二阻擋層116的阻擋，而偽柵表面的材料跟第二阻擋層材料不同，因此基本上不需對過拋時間做限制，只要設(shè)定在過拋過程磨拋到第二阻擋層材料時停止，也不會對電阻表面造成傷害。在CMP過程中采用的研磨液可以是以氧化硅或者氧化鈰為主要成分的研磨液，所述研磨液對氧化硅與氮化硅的平坦化速率選擇比大于1。其中，所述氧化硅研磨液的顆粒尺寸為1~100nm，采用氧化硅研磨液的優(yōu)點是：研磨顆粒分散性好、化學性質(zhì)活潑、后清洗過程容易的優(yōu)點；所述氧化鈰研磨液的顆粒尺寸為10~20nm，采用氧化鈰研磨液的優(yōu)點是：具有拋光速率高、材料的去除率高、對被拋光表面的損傷較小的優(yōu)點。在本實施例中，第一介質(zhì)層110的材料為氧化硅、第二阻擋層108材料為氮化硅、氮氧化硅和氮碳化硅中的至少一種，選擇CMP的研磨液對氧化硅和氮化硅的選擇比大于1的工藝參數(shù)能夠保證高于偽柵的氮化硅阻擋層與氧化硅ILD0層能一起被去除。若不設(shè)置第二阻擋層116，則可根據(jù)CMP的時間，來控制CMP的磨拋速率，即在CMP前期，可以較快的速率進行ILD0層材料的磨拋，當CMP時間超過一預設(shè)時間時，開始減小CMP磨拋速率，即以較慢的磨拋速率去除偽柵表面剩余的ILD0層材料，為保證完全暴露偽柵表面，還可對偽柵表面上的ILD0層材料進行過拋，由于此時的CMP速率已經(jīng)很慢了，因此過拋對偽柵表面的損傷很小，并且，由于偽柵表面高于電阻表面，因此，在過拋過程中可以不需嚴格控制磨拋時間，只要保留電阻107表面的部分第一介質(zhì)層110材料，即可避免對電阻表面的傷害。步驟S210：如圖14所示，以所述第一介質(zhì)層117為掩膜，采用干法刻蝕或濕法腐蝕工藝，去除所述偽柵，在所述第一介質(zhì)層表面內(nèi)形成金屬柵開口118；當偽柵形成層下方具有隔離氧化層103b時，該過程具體為，以所述第一介質(zhì)層116為掩膜，采用干法刻蝕或濕法腐蝕工藝，去除所述偽柵區(qū)域的偽柵形成層材料和隔離氧化層材料，具體工藝參數(shù)可參考以上描述。步驟S211：如圖15所示，填充所述金屬柵開口118，得到金屬柵極119。該過程具體為，如圖15所示，可采用PVD或CVD等工藝在具有金屬柵開口118的第一介質(zhì)層117表面上形成柵介質(zhì)層119a，所述柵介質(zhì)層119a覆蓋所述金屬柵開口118的底部和側(cè)壁；采用PVD或CVD等工藝在底部和側(cè)壁附著有柵介質(zhì)層119a的金屬柵開口內(nèi)填充柵金屬，直至填滿所述金屬柵開口，形成柵金屬層119b；之后，可采用CMP工藝去除所述第一介質(zhì)層表面上的柵介質(zhì)層119a材料和柵金屬層119b材料，使所述第一介質(zhì)層表面齊平，得到所述金屬柵極119。這里所述金屬柵極119包括經(jīng)CMP工藝之后的柵介質(zhì)層119a和柵金屬層119b，即金屬柵極119的厚度為CMP工藝之后的柵介質(zhì)層119a和柵金屬層119b的厚度之和，理論上，金屬柵極119的厚度即為金屬柵開口118的深度，但在實際生產(chǎn)中，由于CMP過程中會過拋，金屬柵極119的厚度一般稍小于金屬柵開口118的深度。優(yōu)選的，本實施例中所述電阻114的上表面低于所述金屬柵極119上表面5nm-40nm，以避免在對柵介質(zhì)層119a和柵金屬層119b進行CMP過程中損傷電阻114表面，并且，所述電阻114的下表面低于所述有源區(qū)101表面5nm-100nm，以盡量保證電阻114的上表面低于金屬柵極的上表面。本實施例中所述柵介質(zhì)層119a的材料為高K材料，所述高K材料包括氧化鉿、氧化鉿硅、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯硅、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、和鈮酸鉛鋅中的至少一種。本實施例中的所述柵金屬層119b可以為單一覆層或多層堆疊結(jié)構(gòu)。當所述柵金屬層119b為單一覆層時，所述柵金屬層材料為鋁、銅、銀、金、鉑、鎳、鈦、鈷、鉈、鉭、鎢、硅化鎢、鎢化鈦、氮化鈦、氮化鉈、碳化鉈、鎳鉑或氮硅化鉈。當所述柵金屬層為多層堆疊結(jié)構(gòu)時，所述柵金屬層119b包括：位于所述柵介質(zhì)層119a表面上的功函數(shù)層（圖中未示出），所述功函數(shù)層材料可以為鈦、氮化鈦、鉈、鈦鋁或氮化鉈；位于所述功函數(shù)層表面上的第二柵金屬層（圖中未示出），所述第二柵金屬層材料可以為鋁、銅、銀、金、鉑、鎳、鈦、鈷、鉈、鉭、鎢、硅化鎢、鎢化鈦、氮化鈦、氮化鉈、碳化鉈、鎳鉑或氮硅化鉈。本發(fā)明另一實施例中，在形成所述金屬柵極之后，還需將該半導體集成器件與外部器件進行電連接，參見圖16，該過程具體為：在所述第一介質(zhì)層117表面上形成第二介質(zhì)層120，本實施例中該第二介質(zhì)層為第一層間介質(zhì)層，簡稱ILD1層，具體可采用CVD工藝形成第二介質(zhì)層120，之后還可對第二介質(zhì)層120進行化學機械研磨，去除多余的第二介質(zhì)層材料，使第二介質(zhì)層120表面齊平；形成貫穿所述第二介質(zhì)層120和第一介質(zhì)層117的多個通孔，暴露出源漏材料、金屬柵極材料和電阻兩端，具體可采用光刻工藝和刻蝕工藝形成所述多個通孔，具體過程與現(xiàn)有技術(shù)類似，這里不再贅述；在所述通孔內(nèi)填充連接線金屬，形成插塞121，以對所述半導體集成器件進行電連接，通過插塞121引出源極、漏極、金屬柵極以及電阻的兩個引線端，在通孔內(nèi)填充連接線金屬的工藝也可參考現(xiàn)有技術(shù)。本實施例中所述第二介質(zhì)層的材料與第一介質(zhì)層110材料相同，即為氧化硅、B摻雜或P摻雜的氧化硅、或同時摻雜B元素和P元素的氧化硅。本發(fā)明實施例通過在第一淺槽隔離區(qū)內(nèi)形成開口，使開口的底面低于有源區(qū)表面，之后將電阻設(shè)置在所述開口內(nèi)，并且在電阻結(jié)構(gòu)形成后再形成偽柵，本發(fā)明實施例中通過控制所述開口的深度，使電阻的阻值滿足設(shè)計要求的基礎(chǔ)上，控制偽柵表面高于電阻表面，從而避免了在后續(xù)第一介質(zhì)層平坦化以及金屬柵層平坦化過程中損傷到電阻表面，使電阻的阻值滿足設(shè)計要求，提高了半導體集成器件的良率。并且，本發(fā)明實施例中最終的電阻是與偽柵在同一光刻和刻蝕過程中形成，從而使電阻制作過程能夠與高K金屬柵的制作過程集成。需要說明的是，采用本發(fā)明實施例的方法制作出的電阻結(jié)構(gòu)可以多樣化，并不限定為傳統(tǒng)的電阻結(jié)構(gòu)，還可以為三維立體式電阻結(jié)構(gòu)，具體如圖17和圖18所示，圖17為常規(guī)電阻結(jié)構(gòu)的俯視圖，即電阻的俯視結(jié)構(gòu)為長條形，條形的兩端為電阻的兩個引線端121。圖18為弓形電阻結(jié)構(gòu)的俯視圖，由于本實施例中在STI內(nèi)形成電阻開口時，由于有第一阻擋層的阻擋作用，使得第一感光層上的開口圖形寬度可大于實際的開口寬度，從而降低了當實際開口寬度過小或開口形狀過于復雜時的光刻難度，即可以做更加復雜的電阻結(jié)構(gòu)，圖18僅以弓形電阻結(jié)構(gòu)為例。理論上，由于在形成電阻形成層之前，會在開口側(cè)壁和底部先設(shè)置隔離層，從而使得電阻開口甚至可以大于STI的寬度，只需在刻蝕開口過程中，先刻蝕掉部分第一阻擋層材料即可。與上述方法相對應(yīng)，本發(fā)明另一實施例公開了采用上述方法制作出的半導體集成器件，將采用HKMG工藝制作出的MOS器件與電阻集成在一起，并且制作出的電阻的阻值能夠滿足設(shè)計要求，提高了器件整體的良率。該半導體集成器件的結(jié)構(gòu)圖可參照圖16和圖17，包括：有源區(qū)101、多個淺槽隔離區(qū)102，其中第一淺槽隔離區(qū)102a表面內(nèi)具有一開口；位于所述開口底部和側(cè)壁的隔離層108；位于所述隔離層108表面上的電阻114；位于所述有源區(qū)101表面上的金屬柵極119；其中，所述電阻114上表面低于所述金屬柵極119的上表面，所述電阻114的下表面低于所述有源區(qū)101表面，所述電阻114與所述有源區(qū)115電性絕緣，本實施例中優(yōu)選為所述電阻114上表面低于所述金屬柵極119的上表面5nm-40nm，所述電阻114的下表面低于所述有源區(qū)101表面5nm-100nm，更優(yōu)選為，所述電阻上表面與所述金屬柵極的底部基本齊平。本實施例中所述金屬柵極119包括：位于所述有源區(qū)101表面上的柵介質(zhì)層119a，所述柵介質(zhì)層119a材料為高Ｋ材料；位于所述柵介質(zhì)層119a表面上的柵金屬層119b，所述柵金屬層119b為單一覆層或多層堆疊結(jié)構(gòu)，所述柵金屬層119b的具體結(jié)構(gòu)和材料如方法實施例所述，這里不再贅述。除上述結(jié)構(gòu)之外，該半導體集成器件還包括：覆蓋所述電阻114表面上、有源區(qū)115表面上、淺槽隔離區(qū)102表面上和金屬柵極119側(cè)壁的第二阻擋層116，所述第二阻擋層116材料為氮化硅；僅覆蓋所述第二阻擋層116表面的第一介質(zhì)層117；覆蓋所述第一介質(zhì)層117表面和所述金屬柵極119上表面的第二介質(zhì)層120；貫穿所述第二介質(zhì)層120和第一介質(zhì)層117的多個插塞121，所述多個插塞121分別與源115a、漏115b、金屬柵極119和電阻114兩端電連接，本實施例中所述插塞優(yōu)選為鎢塞。本說明書中各個部分采用遞進的方式描述，每個部分重點說明的都是與其他部分的不同之處，各個部分之間相同相似部分互相參見即可。對所公開的實施例的上述說明，使本領(lǐng)域?qū)I(yè)技術(shù)人員能夠?qū)崿F(xiàn)或使用本發(fā)明。對這些實施例的多種修改對本領(lǐng)域的專業(yè)技術(shù)人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本發(fā)明的精神或范圍的情況下，在其它實施例中實現(xiàn)。因此，本發(fā)明將不會被限制于本文所示的實施例，而是要符合與本文所公開的原理和新穎特點相一致的最寬的范圍。