本公開內(nèi)容涉及制作集成電路晶體管，并且具體地，涉及低泄漏三維FinFET(鰭式場(chǎng)效應(yīng)晶體管)器件。

背景技術(shù)：
在數(shù)字電路中，晶體管是如下開關(guān)，該開關(guān)理想地：a)在它關(guān)斷時(shí)傳遞零電流；b)在它導(dǎo)通時(shí)供應(yīng)大電流流動(dòng)；并且c)在導(dǎo)通與關(guān)斷狀態(tài)之間瞬時(shí)切換。遺憾的是，晶體管未如在集成電路中構(gòu)造的那樣理想并且甚至在它關(guān)斷時(shí)也往往泄漏電流。經(jīng)過(guò)器件或者從器件泄漏的電流往往耗盡向器件供應(yīng)功率的電池。多年以來(lái)，通過(guò)縮減關(guān)鍵尺度以增加切換速度來(lái)提高集成電路晶體管性能。然而隨著基于硅的晶體管的尺度繼續(xù)縮減，維持對(duì)包括關(guān)斷狀態(tài)泄漏的各種電特性的控制變得越來(lái)越有挑戰(zhàn)性，而從縮減器件尺度獲得的性能益處已經(jīng)變得不顯著。因此一般而言有利的是通過(guò)備選手段減少晶體管中的漏電流，這些手段包括改變材料和器件幾何形狀。集成電路通常并入如下FET，在這些FET中，電流響應(yīng)于向柵極施加的電壓流過(guò)在源極與漏極之間的半傳導(dǎo)溝道。在圖1A中示出并且以下更具體描述傳統(tǒng)平面(2-D)晶體管結(jié)構(gòu)。為了提供對(duì)電流流動(dòng)的更好控制，已經(jīng)開發(fā)有時(shí)稱為3D晶體管的FinFET晶體管，諸如圖1B中所示FinFET晶體管。FinFET是如下電子切換器件，在該電子切換器件中，傳統(tǒng)FET的平面半傳導(dǎo)溝道替換為垂直于襯底表面向外延伸的半傳導(dǎo)鰭。在這樣的器件中，控制鰭中的電流流動(dòng)的柵極在鰭的三側(cè)周圍卷包(wrap)以便從三個(gè)表面而不是一個(gè)表面影響電流流動(dòng)。用FinFET設(shè)計(jì)實(shí)現(xiàn)的改進(jìn)的控制造成更快的切換性能和減少的電流泄漏。英特爾在2011年5月4日的通報(bào)中描述這一類型的晶體管，將它稱為包括3D晶體管、3-D三柵極晶體管或者FinFET的各種名稱。(例如見在http://news.cnet.com/8301-139243-20059431-64.html位于因特網(wǎng)上的、標(biāo)題為“HowIntel’s3Dtechredefinesthetransistor”的文章；也見2009年4月9日公布的、Kavalieros等人的美國(guó)公開號(hào)2009/0090976；Rakshit等人的美國(guó)專利號(hào)8,120,073；Rios等人的美國(guó)專利號(hào)7,973,389；Hareland等人的美國(guó)專利號(hào)7,456,476；以及Chau等人的美國(guó)專利號(hào)7,427,794。)在圖2中示出半傳導(dǎo)鰭陣列。通常，可以通過(guò)在鰭陣列之上保形地沉積公共柵極來(lái)形成多個(gè)晶體管的陣列。另外，可以通過(guò)在鰭陣列之上保形地沉積多個(gè)公共柵極來(lái)形成多柵極晶體管的陣列。在源極與漏極區(qū)域之間具有三個(gè)柵極的這樣的FinFET陣列稱為三柵極晶體管。在開發(fā)FinFET之前，開發(fā)了應(yīng)變硅晶體管以增加對(duì)半傳導(dǎo)溝道中的電荷載流子的遷移率的控制。向晶體管材料中引入壓縮應(yīng)變往往增加電荷遷移率，從而造成對(duì)向柵極施加的電壓的改變的更快切換響應(yīng)。可以例如通過(guò)用外延生長(zhǎng)的硅化合物替換源極和漏極區(qū)域中或者溝道本身中的體硅來(lái)引入應(yīng)變。術(shù)語(yǔ)外延指代如下受控晶體生長(zhǎng)工藝，在該工藝中從體晶體的表面生長(zhǎng)晶體的新外延層而維持下層體晶體的相同晶體結(jié)構(gòu)。盡管有三維結(jié)構(gòu)和應(yīng)變硅材料提供的改進(jìn)，晶體管仍然繼續(xù)隨著器件尺度縮減到1-50納米的范圍內(nèi)而遭受某些類型的性能下降。這些性能下降具體包括在半傳導(dǎo)溝道與襯底之間的電荷泄漏。

技術(shù)實(shí)現(xiàn)要素：
根據(jù)如本文描述的一個(gè)實(shí)施例，通過(guò)在溝道與襯底之間插入絕緣層隔離作為鰭的溝道與襯底來(lái)防止FinFET器件中的溝道到襯底泄漏。絕緣層物理和電隔離鰭與襯底，因此防止在鰭與襯底之間的電流泄漏。理論上，在無(wú)泄漏時(shí)，器件將完全導(dǎo)通或者完全關(guān)斷。不同于其中通過(guò)沉積和蝕刻鰭材料來(lái)形成鰭的常規(guī)FinFET制作工藝，本文描述的工藝在陣列中預(yù)先布置的絕緣柱之間的空間中從硅表面外延生長(zhǎng)鰭陣列。絕緣柱提供在相鄰鰭之間的局部化絕緣。如果鰭包含兩種不同材料，則可以容易去除下面的材料而留下上面的材料，因此產(chǎn)生絕緣柱的交錯(cuò)陣列并且使得半傳導(dǎo)鰭懸置于硅表面上方。然后如果希望，則可以用氧化物填充在剩余上面的鰭材料下面的所得間隙以更好地支撐鰭并且輔助隔離鰭溝道陣列與襯底。附圖說(shuō)明在附圖中，相同標(biāo)號(hào)標(biāo)識(shí)相似元件。未必按比例繪制附圖中的元件的尺寸和相對(duì)位置。圖1A是現(xiàn)有技術(shù)平面FET的圖解透視圖。圖1B是現(xiàn)有技術(shù)FinFET的圖解透視圖。圖2是從實(shí)際的掃描電子顯微鏡(SEM)圖像獲得的外延生長(zhǎng)的半傳導(dǎo)鰭陣列的透視圖。圖3是示出在形成如本文描述的隔離FinFET時(shí)的基本步驟的高級(jí)工藝流程圖。圖4是示出在形成本文描述的隔離FinFET的工藝中的附加細(xì)節(jié)的中級(jí)工藝流程圖。圖5A是示出可以用來(lái)限定NMOS和PMOS器件并且形成隔離溝槽的工藝步驟序列的工藝流程圖。圖5B是由圖5A中所示工藝流程形成的器件輪廓的側(cè)視圖，其中已經(jīng)在硅襯底中蝕刻隔離溝槽。圖6A是示出可以用來(lái)形成氮化物柱陣列的又一工藝步驟序列的工藝流程圖。圖6B是由圖6A中所示工藝流程形成的器件輪廓的側(cè)視圖，其中已經(jīng)填充圖5B中所示溝槽并且已經(jīng)在溝槽之間的有源區(qū)域中形成氮化物柱陣列。圖7A圖示如下工藝流程圖，該工藝流程示出可以用來(lái)形成與圖6B中所示氮化物柱部分地交錯(cuò)的外延生長(zhǎng)的雙層鰭陣列的又一工藝步驟序列。圖7B是由圖7A中所示工藝流程形成的器件輪廓的側(cè)視圖，其中已經(jīng)建立外延半傳導(dǎo)鰭和氮化物柱的部分交錯(cuò)結(jié)構(gòu)。圖8A是如下工藝流程圖，該工藝流程示出可以用來(lái)形成與圖7B中所示半傳導(dǎo)鰭的三側(cè)鄰接的柵極的又一工藝步驟序列。圖8B是由圖8A中所示工藝流程形成的器件輪廓的側(cè)視圖，其中在圖7B中所示交錯(cuò)結(jié)構(gòu)之上沉積保形柵極和氮化物硬掩模。圖9A、10A和11A是在其中將溝道與襯底隔離的工藝期間在柵極區(qū)域中沿著FinFET器件輪廓的線A-A’切割的側(cè)視圖。圖9B、10B和11B是在去除犧牲交錯(cuò)結(jié)構(gòu)和形成外延凸起源極/漏極期間在源極/漏極區(qū)域中沿著FinFET器件輪廓的線B-B’切割的側(cè)視圖。圖9C、10C和11C是如本文描述的兩晶體管結(jié)構(gòu)的透視圖，這些透視圖示出柵極區(qū)域(A-A’)和在形成源極/漏極結(jié)構(gòu)時(shí)源極/漏極區(qū)域輪廓(B-B’)的改變二者。圖10D和11D是工藝流程圖，每個(gè)工藝流程圖分別示出可以用來(lái)形成圖10A-10C和11A-11C中的結(jié)構(gòu)的更多工藝步驟序列。具體實(shí)施方式在以下描述中，闡述某些具體細(xì)節(jié)以便提供對(duì)公開的主題內(nèi)容的各種方面的透徹理解。然而無(wú)這些具體細(xì)節(jié)仍然可以實(shí)現(xiàn)公開的主題內(nèi)容。在一些實(shí)例中，尚未具體描述包括本文公開的主題內(nèi)容的實(shí)施例的公知結(jié)構(gòu)和半導(dǎo)體處理方法以免模糊對(duì)本公開內(nèi)容的其它方面的描述。除非上下文另有要求，貫穿說(shuō)明書和所附權(quán)利要求，字眼“包括(comprise)”及其變化、比如“包括(comprises)”和“包括(comprising)”將在開放、包含意義上加以解釋、也就是解釋為“包括但不限于”。貫穿說(shuō)明書對(duì)“一個(gè)實(shí)施例”或者“一實(shí)施例”的引用意味著結(jié)合該實(shí)施例描述的特定特征、結(jié)構(gòu)或者特性包含于至少一個(gè)實(shí)施例中。因此，短語(yǔ)“在一個(gè)實(shí)施例中”或者“在一實(shí)施例中”在貫穿說(shuō)明書的各處的出現(xiàn)未必都指代相同方面。另外，可以在本公開內(nèi)容的一個(gè)或者多個(gè)方面中以任何適當(dāng)方式組合特定特征、結(jié)構(gòu)或者特性。貫穿說(shuō)明書對(duì)絕緣材料的引用可以包括除了用來(lái)舉例說(shuō)明呈現(xiàn)的晶體管器件的具體實(shí)施例的材料之外的各種材料。不應(yīng)狹義地解釋術(shù)語(yǔ)“外延硅化合物”使外延生長(zhǎng)的結(jié)構(gòu)例如限于Si、SiGe或者SiC，但是實(shí)際上，廣義地解釋術(shù)語(yǔ)“外延硅化合物”覆蓋可以從硅襯底外延生長(zhǎng)的任何化合物。本文參照已經(jīng)生產(chǎn)的FinFET結(jié)構(gòu)的示例描述具體實(shí)施例。FinFET結(jié)構(gòu)也在一些公開物中稱為3-D晶體管或者備選地稱為三柵極或者多柵極結(jié)構(gòu)。對(duì)如本文所用術(shù)語(yǔ)FinFET或者鰭式晶體管的使用包括這一類型的所有結(jié)構(gòu)并且含義為如下廣義意義，3D晶體管或者三柵極晶體管是該廣義含義的子集。本公開內(nèi)容和對(duì)某些材料、尺度以及處理步驟的細(xì)節(jié)和排序的引用為舉例而不應(yīng)限于所示內(nèi)容。在圖中，相同標(biāo)號(hào)標(biāo)識(shí)相似特征或者元件。未必按比例繪制圖中的特征的尺寸和相對(duì)位置。圖1A示出在硅襯底102上構(gòu)建的常規(guī)平面晶體管100。常規(guī)平面晶體管的部分包括有源區(qū)域104、源極106、漏極108、平面?zhèn)鲗?dǎo)溝道110和柵極112。未示出的柵極電介質(zhì)如本領(lǐng)域熟知的那樣電隔離溝道與柵極。有源區(qū)域104占用襯底的上層，可以用雜質(zhì)摻雜該上層以創(chuàng)建具有凈負(fù)或者凈正電荷的阱。在常規(guī)平面晶體管100導(dǎo)通時(shí)，電流經(jīng)過(guò)平面?zhèn)鲗?dǎo)溝道110從源極106流向漏極108。在平面?zhèn)鲗?dǎo)溝道中的電流流動(dòng)通過(guò)施加?xùn)艠O電壓由柵極112控制。與柵極電壓關(guān)聯(lián)的電場(chǎng)具有如果柵極電壓超過(guò)某個(gè)閾值則接通常規(guī)平面晶體管100的效果。如果施加的柵極電壓降至閾值電壓以下，則常規(guī)平面晶體管100關(guān)斷并且電流停止從源極106流向漏極108。由于柵極112僅能從一側(cè)(即從平面?zhèn)鲗?dǎo)溝道110的頂部)影響平面?zhèn)鲗?dǎo)溝道110，所以向硅襯底102中的電荷泄漏往往在溝道/襯底結(jié)處出現(xiàn)。圖1B示出在硅襯底102上構(gòu)建的常規(guī)FinFET器件150。與圖1A中所示器件相似，常規(guī)FinFET器件150的部分包括有源區(qū)域104、源極152、漏極154、傳導(dǎo)鰭溝道156和卷繞(wrap-around)柵極158。常規(guī)FinFET器件150的有源區(qū)域104可以用雜質(zhì)來(lái)?yè)诫s以創(chuàng)建具有凈負(fù)或者凈正電荷的阱。在常規(guī)FinFET器件150導(dǎo)通時(shí)，電流在卷繞柵極158的控制之下經(jīng)過(guò)高的(tall)傳導(dǎo)鰭溝道156從源極152流向漏極154。施加具有超過(guò)某個(gè)閾值電壓值的值的電壓接通常規(guī)FinFET器件150。如果施加的電壓降至閾值電壓值以下，則常規(guī)FinFET器件150關(guān)斷，并且電流停止從源極152流向漏極154。由于卷繞柵極158從三側(cè)影響傳導(dǎo)鰭溝道156，所以實(shí)現(xiàn)對(duì)傳導(dǎo)鰭溝道156的傳導(dǎo)性質(zhì)的改進(jìn)控制。這樣的改進(jìn)控制使從傳導(dǎo)鰭溝道156向硅襯底102的電荷泄漏雖然未被消除，但是被減少。由于鰭溝道160的載流容量比平面?zhèn)鲗?dǎo)溝道110的載流容量大得多，所以常規(guī)FinFET器件150的切換特性也比常規(guī)平面晶體管100的切換特性有提高。圖2示出外延生長(zhǎng)的半傳導(dǎo)鰭的陣列200?？梢杂?2nm或者更小技術(shù)構(gòu)造用于這一類型的晶體管的鰭156。例如鰭156的寬度可以在范圍18-22nm內(nèi)，高度204在范圍25-100nm內(nèi)而優(yōu)選在范圍50-75nm內(nèi)。在鰭156之間的空間208可以在與鰭的寬度相同的范圍內(nèi)，例如18-22nm。對(duì)于22nm鰭而言，鰭的節(jié)距206(即從一個(gè)鰭156的中心到下一個(gè)鰭156的中心的距離)將一般在范圍40-48nm內(nèi)并且通常是鰭156的寬度的兩倍，節(jié)距206也是從一個(gè)空間208的中心到下一個(gè)空間208的中心的距離。因此，對(duì)于18nm的鰭寬度，優(yōu)選36nm的節(jié)距206，但是也可以使用在范圍30-50nm內(nèi)的節(jié)距。這些總體尺度和更小尺度的鰭156的循環(huán)用于如現(xiàn)在將參照?qǐng)D3-11C說(shuō)明的本發(fā)明的各種實(shí)施例。隨著半導(dǎo)體工藝發(fā)展，尺度也可以改變以與可用技術(shù)匹配。例如鰭根據(jù)希望的設(shè)計(jì)特性和可用幾何形狀可以寬度在范圍8-20nm內(nèi)并且具有在范圍10-200nm內(nèi)的高度。圖3是描述制作工藝300中的基本動(dòng)作的高級(jí)流程圖，該制作工藝用于被設(shè)計(jì)用于防止溝道到襯底泄漏的隔離溝道FinFET器件。在302，在硅襯底上形成雙層鰭和絕緣柱的交錯(cuò)結(jié)構(gòu)。在304，沉積保形柵極。在306，從源極/漏極區(qū)域去除整個(gè)交錯(cuò)結(jié)構(gòu)而該結(jié)構(gòu)在柵極區(qū)域中保留。在308，在柵極區(qū)域中用絕緣體替換雙層鰭的下部分，因此電隔離交錯(cuò)結(jié)構(gòu)與襯底。在310，形成外延凸起源極/漏極。圖4是更具體描述用于隔離溝道FinFET器件的制作工藝400的更具體流程圖。在402，通過(guò)在硅襯底中形成成對(duì)的絕緣溝槽來(lái)劃界有源區(qū)域。絕緣溝槽形成在其中將形成FinFET器件的有源區(qū)域與鄰近區(qū)域之間的電屏障。在404，用絕緣材料(例如氧化硅)填充溝槽，并且圖案化用來(lái)形成溝槽的氮化物硬掩模以形成絕緣柱陣列。在406，通過(guò)外延生長(zhǎng)各種硅化合物來(lái)填充由絕緣柱陣列限定的空間以形成雙層鰭溝道陣列。每個(gè)雙層鰭溝道包括下層和上層。在408，沉積保形柵極。在410，從源極/漏極區(qū)域、但是不從柵極區(qū)域去除交錯(cuò)結(jié)構(gòu)。在去除工藝410的部分期間，也去除柵極區(qū)域中的鰭溝道的下層以創(chuàng)建在襯底與鰭溝道的上層之間的空隙(void)。由于使用這一下層作為暫時(shí)占位部分(placeholder)，所以將它稱為犧牲層。在412，用絕緣材料(例如氧化硅)填充該空隙。在414，形成外延凸起源極/漏極。以下參照?qǐng)D5A-11D，每組圖通過(guò)呈現(xiàn)更具體工藝步驟序列和在完成該步驟序列時(shí)產(chǎn)生的對(duì)應(yīng)側(cè)視圖來(lái)更具體示出來(lái)自圖4的工藝步驟之一。圖5A和5B更具體圖示步驟402，其中通過(guò)在硅襯底中形成成對(duì)的絕緣溝槽來(lái)劃界有源區(qū)域。圖5A示出包括步驟502、504、506和508的工藝步驟序列，可以執(zhí)行該工藝步驟序列以形成圖5B中所示溝槽結(jié)構(gòu)510。溝槽結(jié)構(gòu)510包括N摻雜襯底520、P摻雜襯底522、溝槽524(示出三個(gè))、焊盤氧化物層530和氮化硅層532。在502，在硅襯底中形成摻雜阱以有助于形成NMOS和PMOS器件。通常在用具有過(guò)量電子的材料(例如V族元素，諸如磷或者砷)摻雜的N阱中形成PMOS器件。通常在用缺乏價(jià)電子的材料(例如III族元素，通常為硼)摻雜的P阱中形成NMOS器件。在504，通過(guò)標(biāo)準(zhǔn)技術(shù)(例如在高溫使硅暴露于富氧環(huán)境用于熱氧化硅)來(lái)生長(zhǎng)焊盤氧化物層530。焊盤氧化物層530是用來(lái)鈍化硅表面的薄絕緣層。去除硅表面上的原生(native)氧化物層可以在生長(zhǎng)焊盤氧化物層530之前。在506，通過(guò)標(biāo)準(zhǔn)技術(shù)(例如化學(xué)氣相沉積(CVD)、等離子體氣相沉積(PVD)等)沉積氮化硅層532。然后使用常規(guī)光刻和蝕刻工藝來(lái)圖案化氮化硅層532。由于常規(guī)光刻為半導(dǎo)體處理領(lǐng)域技術(shù)人員所熟知，所以未在圖中明示它，但是將簡(jiǎn)述它。常規(guī)光刻需要在光刻膠上自旋、經(jīng)過(guò)圖案化的掩模使光刻膠的部分暴露于紫外線并且顯影掉光刻膠的未暴露部分，由此向光刻膠傳送掩模圖案。光刻膠掩模然后可以用來(lái)向一個(gè)或者多個(gè)下面的層中蝕刻掩模圖案。通常，如果后續(xù)蝕刻相對(duì)淺，則使用光刻膠掩模，因?yàn)楣饪棠z可能在蝕刻工藝期間被消耗。在508，例如使用也稱為反應(yīng)離子蝕刻(RIE)工藝的定向(各向異性)等離子體蝕刻來(lái)圖案化和蝕刻氮化硅層532。在RIE蝕刻之后，可以使用標(biāo)準(zhǔn)濕化學(xué)清理工藝來(lái)去除殘留光刻膠。然后又可以使用氮化硅層532作為用于在襯底中蝕刻溝槽524的硬掩模。如本領(lǐng)域技術(shù)人員熟知的那樣，這樣的氮化物硬掩模技術(shù)在蝕刻需要更長(zhǎng)蝕刻時(shí)間的深結(jié)構(gòu)時(shí)是希望的，因?yàn)榈镉惭谀？梢员裙饪棠z可以的那樣更可靠地經(jīng)受蝕刻工藝。溝槽524向硅襯底中延伸至遠(yuǎn)低于有源區(qū)域以便提供與可以包括其它器件的鄰近區(qū)域的有效電隔離。在蝕刻溝槽524之后，在適當(dāng)處留下氮化硅層532。圖6A和6B更具體圖示步驟404，在該步驟中用絕緣材料填充溝槽524并且在硅襯底的表面上形成絕緣柱陣列。圖6A示出包括步驟602、604、606和608的工藝步驟序列，可以執(zhí)行該工藝步驟序列以形成圖6B中所示柱結(jié)構(gòu)610。柱結(jié)610包括填充的溝槽624和絕緣柱632。在602，例如可以使用標(biāo)準(zhǔn)沉積方法(例如CVD)用絕緣材料(諸如二氧化硅)填充溝槽524。填充的溝槽624可以在硅表面上方延伸至近似氮化硅層532的頂部。在604，在填充溝槽之后，可以使用氮化硅層532作為拋光停止層來(lái)執(zhí)行化學(xué)機(jī)械平坦化(CMP)以平坦化填充的溝槽624中的氧化物。這一技術(shù)造成氧化物溝槽填充和氮化硅層532處于基本上等效的高度。在606，使用如以上描述的常規(guī)光刻和蝕刻工藝來(lái)再次圖案化氮化硅層532以產(chǎn)生圖6B中所示絕緣柱陣列632。在蝕刻氮化硅絕緣柱632時(shí)，焊盤氧化物530可以用作蝕刻停止層。在608，可以執(zhí)行外延預(yù)清理步驟(例如氫氟酸(HF)清理)以去除在氮化物柱之間的焊盤氧化物530并且預(yù)備下面的硅作為用于外延生長(zhǎng)的成核表面。圖7A和7B更具體圖示步驟406，在該步驟中可以通過(guò)外延生長(zhǎng)各種硅化合物來(lái)填充由絕緣柱陣列632限定的空間。這樣的外延生長(zhǎng)形成雙層鰭710的陣列，其中每個(gè)鰭710將選擇性地將源極電耦合到漏極。雙層鰭710與填充的溝槽624基本上平行地對(duì)準(zhǔn)。圖7A示出包括步驟702、704和706的工藝步驟序列，可以執(zhí)行該工藝步驟序列以形成圖7B中所示交錯(cuò)結(jié)構(gòu)708。交錯(cuò)結(jié)構(gòu)708包括絕緣柱632和雙層鰭710，這些雙層鰭包括上層712和下層714。在702，可以通過(guò)外延生長(zhǎng)半傳導(dǎo)材料來(lái)形成雙層鰭710的下層714。用于下層714的外延硅化合物可以例如是鍺化硅(SiGe)，其中鍺含量在約20％到約60％的范圍內(nèi)。在704，雙層鰭710的上層712希望是外延硅化合物，諸如硅、SiGe或者碳化硅(SiC)。用于雙層鰭710的上層712的SiGe可以是與用于下層714的SiGe不同的組成。例如上層712可以包含0至約25％鍺。下鰭層714將由相對(duì)于上鰭層712選擇性地可蝕刻的材料制成。例如純硅相對(duì)于20％-30％鍺的SiGe層選擇性地可蝕刻。類似地，具有50％Ge的SiGe的下層714相對(duì)于在范圍0％-25％鍺內(nèi)的SiGe的上層712選擇性地可蝕刻。類似地，包含一些碳的上層712(諸如SiC或者SiGeC層)允許選擇性地蝕刻不含碳的下層714(諸如Si或者SiGe)。選擇外延SiGe和SiC作為組成雙層鰭710的材料可以在鰭溝道中產(chǎn)生比通常使用常規(guī)方法而產(chǎn)生的應(yīng)變更多的應(yīng)變。因此，在提供局部化隔離的成對(duì)的絕緣柱之間形成雙層鰭710中的每個(gè)雙層鰭。在706，在外延生長(zhǎng)雙層鰭710之后，可以執(zhí)行氮化物回蝕步驟，在該步驟中，例如使用對(duì)氧化物和外延生長(zhǎng)的硅化合物二者有選擇性的磷酸(H3PO4)氮化物去除工藝來(lái)去除絕緣柱陣列632的至少頂部部分。希望回蝕氮化物層至上層717的高度的至少一半，并且在一些情況下沿著上層712的高度僅10％-30％。優(yōu)選未完全去除氮化物層，因?yàn)樗鼘⒃谌コ脉?14時(shí)向鰭710提供機(jī)械支撐。圖8A和8B更具體圖示步驟408，在該步驟中，沉積覆蓋在交錯(cuò)結(jié)構(gòu)708上面的保形柵極。圖8A示出包括步驟802、804和806的具體工藝步驟序列，可以執(zhí)行該工藝步驟序列以形成圖8B中所示保形柵極結(jié)構(gòu)808。保形柵極結(jié)構(gòu)808包括柵極電介質(zhì)810、柵極812和氮化硅硬掩模814。在802，可以在交錯(cuò)結(jié)構(gòu)708上保形地沉積柵極電介質(zhì)810。柵極電介質(zhì)810的組成可以是具有約4.0的介電常數(shù)的二氧化硅，或者更希望的是，柵極電介質(zhì)可以是具有在范圍約5.0-10.0范圍內(nèi)或者更高的介電常數(shù)的高介電常數(shù)(高K)材料。這樣的高介電常數(shù)材料例如包括氧化鉿和硅化鉿。可以例如使用熱生長(zhǎng)工藝或者CVD工藝來(lái)沉積柵極電介質(zhì)810。在804，可以沉積柵極812。形成柵極812的體柵極材料的組成可以包括功函數(shù)金屬合金，例如氮化鉭(TaN)、氮化鈦(TiN)或者鋁化鈦(TiAl)。可以使用常規(guī)金屬沉積工藝來(lái)沉積柵極812，諸如CVD、PVD、電鍍工藝或者無(wú)電鍍工藝。備選地，可以在804沉積常規(guī)多晶硅柵極812。柵極電介質(zhì)810和柵極812一起在雙層鰭710周圍卷包，使得它們與每個(gè)半傳導(dǎo)鰭的三側(cè)至少部分鄰接。柵極812因此可操作用于響應(yīng)于施加的電壓控制半傳導(dǎo)鰭內(nèi)的電流流動(dòng)。在806，可以使用常規(guī)沉積方法來(lái)沉積氮化硅硬掩模814。氮化硅硬掩模814可以用來(lái)掩蔽保形柵極結(jié)構(gòu)808和下面的交錯(cuò)結(jié)構(gòu)708，因此這些結(jié)構(gòu)保持不受既定用于源極和漏極區(qū)域的后續(xù)處理步驟影響。圖9A、9B和9C更具體圖示保形柵極結(jié)構(gòu)808。圖9A是圖8B的再現(xiàn)，即圖9A是如圖9C中呈現(xiàn)的透視圖900中所示沿著切割線A-A’在柵極區(qū)域中的FinFET器件的側(cè)視圖。圖9B是如圖9C中呈現(xiàn)的透視圖900中所示沿著切割線B-B’在源極/漏極區(qū)域中的FinFET器件的側(cè)視圖。由于保形柵極未沉積于源極/漏極區(qū)域之上，所以圖9B示出在沿著A-A’沉積保形柵極結(jié)構(gòu)808之前在圖7B中出現(xiàn)的相同交錯(cuò)結(jié)構(gòu)708。在圖9C、10C和11C中，未在所有位置示出氮化物柱532以免模糊鰭710的層712和714。實(shí)際上，僅在最左邊示出一個(gè)氮化物柱532。圖9C、10C和11C也是在放大的間距比例并且示出鰭712和714中的僅兩個(gè)鰭，同樣是為了清楚并且避免遮擋一些特征。圖10A、10B和10C更具體圖示步驟410，在該步驟中從源極/漏極區(qū)域去除交錯(cuò)結(jié)構(gòu)并且在柵極區(qū)域中在每個(gè)鰭與襯底之間形成空隙。圖10D示出包括步驟1002、1004、1006和1007的工藝步驟序列，可以執(zhí)行該工藝步驟序列以在保形柵極結(jié)構(gòu)808(圖10A)和源極/漏極區(qū)域中的無(wú)鰭結(jié)構(gòu)1008(圖10B)內(nèi)形成空隙1010來(lái)取代下鰭層714。無(wú)鰭結(jié)構(gòu)1008的透視圖1012在圖10C中可見。在1002，在保形柵極結(jié)構(gòu)808的兩側(cè)上沉積常規(guī)間隔物。(間隔物未在任一側(cè)視圖中出現(xiàn)，因?yàn)樗湓谇懈罹€A-A’和B-B’之間。)這一類型的側(cè)壁間隔物在本領(lǐng)域中是已知的，因此將被理解。在1004，然后通過(guò)掩蔽柵極區(qū)域并且蝕刻來(lái)僅從源極/漏極區(qū)域去除絕緣柱陣列632。備選地，可以使用作為等離子體蝕刻(RIE)工藝的各向異性蝕刻來(lái)使用柵極作為蝕刻掩模來(lái)去除對(duì)氧化物和硅具有高選擇性的SiN。在1006，在源極/漏極區(qū)域中去除雙層鰭溝道的上層712。可以通過(guò)使用定時(shí)的各向異性等離子體蝕刻工藝(RIE)來(lái)實(shí)現(xiàn)去除鰭溝道的上層712。對(duì)下層714的選擇性不是關(guān)鍵的，因?yàn)樵谠礃O/漏極區(qū)域中的整個(gè)交錯(cuò)結(jié)構(gòu)是犧牲性的。在1007，從源極/漏極區(qū)域(圖10B)并且也在柵極區(qū)域(圖10A)去除雙層鰭溝道的下層714以在柵極區(qū)域中形成空隙1010。空隙1010提供在上層712與襯底之間的絕緣層?？梢允褂梅堑入x子體化學(xué)氣相蝕刻工藝來(lái)形成空隙1010。這樣的工藝基本上各向同性。為了在柵極區(qū)域中實(shí)現(xiàn)對(duì)上層712的希望的選擇性，使用的氣相化學(xué)物可以包括鹽酸(HCL)。在這樣的工藝中，在柵極區(qū)域中對(duì)上層712的選擇性可以基于包括化學(xué)氣相蝕刻的溫度和壓強(qiáng)的因素以及分別基于外延上和下層712和714的相對(duì)鍺濃度而變化。雖然柵極區(qū)域中的雙層鰭710的下層714被覆蓋，并且因此它們從上方不可訪問(wèn)，但是下層714將被化學(xué)氣相蝕刻劑橫向底切(undercut)而未擾亂包圍結(jié)構(gòu)，因?yàn)榭梢哉{(diào)配HCL蝕刻以便對(duì)氧化物、氮化物和外延硅化合物的某些組成有選擇性。如先前所言，選擇用于下層714的化合物以允許從襯底102外延生長(zhǎng)以生長(zhǎng)層712作為單晶體并且相對(duì)于層712選擇性地可蝕刻。圖11A、11B、11C和11D更具體圖示步驟412和414，在這些步驟中在柵極區(qū)域中填充空隙1010并且形成外延凸起源極和漏極。圖11D示出包括步驟1102、1104和1106的工藝步驟序列，可以執(zhí)行該工藝步驟序列以在柵極區(qū)域(圖11A)和完成的外延凸起源極/漏極結(jié)構(gòu)1109(圖11B)中形成完成的鰭結(jié)構(gòu)1108。在圖11C中示出完成的隔離溝道FinFET器件的透視圖1110。參照?qǐng)D10A-10B和11A-11B，在1102可以用絕緣材料(例如氧化物1112)填充空隙1010以基本上阻擋在半傳導(dǎo)鰭與襯底之間的電荷泄漏。氧化物1112提供比空隙1010更結(jié)構(gòu)穩(wěn)定的襯底絕緣層?？梢酝ㄟ^(guò)在高溫暴露于氧化環(huán)境從硅襯底表面的熱生長(zhǎng)來(lái)形成氧化物1112。在1104，可以使用對(duì)氮化硅硬掩模814有選擇性的各向同性、由上至下的定向氧化物蝕刻工藝來(lái)蝕刻掉剩余焊盤氧化物530。因此，可以在暴露的源極/漏極區(qū)域(圖11B)中去除焊盤氧化物530而柵極區(qū)域保持不受影響(圖11A)。在1106，可以執(zhí)行預(yù)清理以從硅表面1114去除包括原生氧化物的殘留氧化物以預(yù)備硅表面1114用于外延生長(zhǎng)。在1107，可以直接在預(yù)清理之后從硅表面1114外延生長(zhǎng)凸起源極/漏極1116。原始態(tài)100晶體結(jié)構(gòu)存在于硅表面1114往往有助于外延生長(zhǎng)。有用于外延凸起源極/漏極1116的組成的許多可能選擇，例如外延硅、原位摻雜外延SiGe層或者注入外延SiC層以及其它選擇。形成凸起源極/漏極結(jié)構(gòu)1109完成隔離溝道FinFET器件?？梢越M合以上描述的各種實(shí)施例以提供更多實(shí)施例。在本說(shuō)明書中引用的和/或在申請(qǐng)數(shù)據(jù)表中列舉的所有美國(guó)專利、美國(guó)專利申請(qǐng)公開、美國(guó)專利申請(qǐng)、外國(guó)專利、外國(guó)專利申請(qǐng)和非專利公開通過(guò)引用而完全結(jié)合于此?？梢匀鐬榱诉\(yùn)用各種專利、申請(qǐng)和公開的概念而必需的那樣修改實(shí)施例的方面以提供更多實(shí)施例。將理解雖然本文出于示例的目的而描述本公開內(nèi)容的具體實(shí)施例，但是可以進(jìn)行各種修改而未脫離本公開內(nèi)容的精神實(shí)質(zhì)和范圍。因而，本公開內(nèi)容除了受所附權(quán)利要求限制之外不受限制。可以按照以上詳述的描述對(duì)實(shí)施例進(jìn)行這些和其它改變。一般而言，在所附權(quán)利要求中，不應(yīng)解釋使用的術(shù)語(yǔ)使權(quán)利要求限于在說(shuō)明書和權(quán)利要求中公開的具體實(shí)施例，但是應(yīng)當(dāng)解釋這些術(shù)語(yǔ)包括所有可能實(shí)施例以及這樣的權(quán)利要求有權(quán)具有的等效含義的完全范圍。因而，權(quán)利要求未受公開內(nèi)容限制。