本發(fā)明涉及一種非易失性半導(dǎo)體存儲(chǔ)裝置，例如，優(yōu)選涉及使用單層多晶硅來(lái)制造的非易失性半導(dǎo)體存儲(chǔ)裝置。

背景技術(shù)：
通常，使用單層多晶硅制造的非易失性半導(dǎo)體存儲(chǔ)裝置大多具有下述結(jié)構(gòu)：大面積電容器，將阱用作控制柵極；金屬氧化物半導(dǎo)體(MOS，Metal-Oxide-Semiconductor)晶體管(以下，簡(jiǎn)稱(chēng)為讀取晶體管)，用于讀取數(shù)據(jù)。以往，為了進(jìn)一步增加擦除功能，在所使用的非易失性半導(dǎo)體存儲(chǔ)裝置上添加另外的電容器。特表2009-538519號(hào)公報(bào)(以下，稱(chēng)為專(zhuān)利文獻(xiàn)1)是其中一個(gè)例子，其中，將PMOS存取晶體管作為讀取晶體管來(lái)設(shè)置，當(dāng)讀取數(shù)據(jù)時(shí)，監(jiān)控在該讀取晶體管上流動(dòng)的電流，并可根據(jù)該監(jiān)控結(jié)果來(lái)判斷在對(duì)應(yīng)的浮柵上是否已寫(xiě)入有數(shù)據(jù)或者數(shù)據(jù)是否已被擦除。并且，在該專(zhuān)利文獻(xiàn)1中，當(dāng)擦除數(shù)據(jù)時(shí)，在該讀取晶體管的柵極絕緣膜的兩端之間會(huì)發(fā)生較大的電壓下降，從而可通過(guò)該讀取晶體管的柵極絕緣膜從浮柵抽出電荷，由此從存儲(chǔ)單元擦除數(shù)據(jù)。并且，在該專(zhuān)利文獻(xiàn)1中，作為其它實(shí)施例，還公開(kāi)了如下的結(jié)構(gòu)：將NMOS存取晶體管作為讀取晶體管設(shè)置，當(dāng)在浮柵寫(xiě)入數(shù)據(jù)時(shí)，使電荷從該讀取晶體管的溝道向浮柵內(nèi)穿過(guò)，從而在浮柵寫(xiě)入數(shù)據(jù)。然而，一般在電荷通過(guò)的柵極絕緣膜的區(qū)域中，由于向柵極絕緣膜施加電場(chǎng)或熱載流子的應(yīng)力而對(duì)電荷通過(guò)區(qū)域帶來(lái)?yè)p壞。因此，在現(xiàn)有的讀取晶體管即數(shù)據(jù)的寫(xiě)入動(dòng)作或擦除動(dòng)作時(shí)電荷通過(guò)柵極絕緣膜的讀取晶體管中，因柵極絕緣膜損壞、界面態(tài)的生成等而導(dǎo)致從該讀取晶體管得到的讀取電流下降，因此存在發(fā)生錯(cuò)誤動(dòng)作的憂(yōu)慮。并且，如專(zhuān)利文獻(xiàn)1，當(dāng)將讀取晶體管使用于數(shù)據(jù)的寫(xiě)入時(shí)，例如，電荷的一部分還有可能被注入到讀取晶體管的側(cè)壁區(qū)域。側(cè)壁區(qū)域內(nèi)的電荷很難去除掉，因此存在在讀取晶體管中反復(fù)進(jìn)行數(shù)據(jù)的寫(xiě)入時(shí)臨界電壓(讀取晶體管從截止切換到導(dǎo)通時(shí)的電壓，以下稱(chēng)為Vth)發(fā)生偏移而導(dǎo)致錯(cuò)誤動(dòng)作發(fā)生的憂(yōu)慮。作為解決上述問(wèn)題的結(jié)構(gòu)，可以考慮下述結(jié)構(gòu)：當(dāng)數(shù)據(jù)的寫(xiě)入及擦除時(shí)將讀取晶體管不使用于電荷移動(dòng)路徑上。在這種情況下，如特開(kāi)2005-175411號(hào)公報(bào)(以下，稱(chēng)為專(zhuān)利文獻(xiàn)2)所示的非易失性半導(dǎo)體存儲(chǔ)裝置，可實(shí)現(xiàn)如下結(jié)構(gòu)：在該非易失性半導(dǎo)體存儲(chǔ)裝置中，獨(dú)立地設(shè)置用于決定寫(xiě)入的選擇及非選擇的寫(xiě)入用位線(xiàn)和讀取用位線(xiàn)，并通過(guò)這些位線(xiàn)，數(shù)據(jù)寫(xiě)入時(shí)以及擦除時(shí)，讀取晶體管區(qū)域不會(huì)成為電荷的移動(dòng)路徑。現(xiàn)有技術(shù)文獻(xiàn)專(zhuān)利文獻(xiàn)專(zhuān)利文獻(xiàn)1：特表2009-538519號(hào)公報(bào)專(zhuān)利文獻(xiàn)2：特開(kāi)2005-175411號(hào)公報(bào)

技術(shù)實(shí)現(xiàn)要素：
要解決的技術(shù)問(wèn)題然而，在具有這種結(jié)構(gòu)的非易失性半導(dǎo)體存儲(chǔ)裝置中，除了需要用于決定寫(xiě)入的選擇和非選擇的寫(xiě)入用的位線(xiàn)之外，還需要獨(dú)立的讀取用的位線(xiàn)，因此存在如下問(wèn)題：由于所控制的位線(xiàn)的數(shù)變成兩倍，因此導(dǎo)致單元面積增大，而且還導(dǎo)致存儲(chǔ)墊板周?chē)目刂齐娐纷儚?fù)雜，且使控制電路的面積增大。因此，本發(fā)明是鑒于上述問(wèn)題而提出的，其目的在于，提出一種在沒(méi)有增加位線(xiàn)數(shù)的情況下，能夠可靠地防止讀取晶體管的錯(cuò)誤動(dòng)作的非易失性半導(dǎo)體存儲(chǔ)裝置。技術(shù)方案用于解決上述問(wèn)題的權(quán)利要求1，是一種非易失性半導(dǎo)體存儲(chǔ)裝置，包括電性絕緣的多個(gè)浮柵，和第一位線(xiàn)及第二位線(xiàn)，各所述浮柵構(gòu)成了單元，其特征在于，各所述單元包括：讀取晶體管，其用于讀取相應(yīng)于所述浮柵內(nèi)的電荷存在與否的電壓；編程晶體管，其向所述浮柵注入電荷；擦除晶體管，其從所述浮柵抽出電荷；控制電容器，其調(diào)節(jié)所述浮柵的電位，所述浮柵延伸在所述讀取晶體管、所述編程晶體管、所述擦除晶體管及所述控制電容器的各活性區(qū)域上，其中，一個(gè)所述單元具有所述第一位線(xiàn)通過(guò)開(kāi)關(guān)晶體管連接到所述讀取晶體管上、所述第二位線(xiàn)直接連接到所述編程晶體管上的結(jié)構(gòu)，與所述一個(gè)單元成對(duì)的另一所述單元具有所述第二位線(xiàn)通過(guò)開(kāi)關(guān)晶體管連接到所述讀取晶體管上、所述第一位線(xiàn)直接連接到所述編程晶體管上的結(jié)構(gòu)。并且，用于解決上述問(wèn)題的本發(fā)明，其特征在于，該非易失性半導(dǎo)體存儲(chǔ)裝置包括電性絕緣的多個(gè)浮柵，和第一位線(xiàn)及第二位線(xiàn)，各所述浮柵構(gòu)成了單元，其特征在于，各所述單元包括：讀取晶體管，其用于讀取相應(yīng)于所述浮柵內(nèi)的電荷存在與否的電壓；編程晶體管，其向所述浮柵注入電荷；擦除晶體管，其從所述浮柵抽出電荷；控制電容器，其調(diào)節(jié)所述浮柵的電位，所述浮柵延伸在所述讀取晶體管、所述編程晶體管、所述擦除晶體管及所述控制電容器的各活性區(qū)域上，其中，一個(gè)所述單元具有下述結(jié)構(gòu)：其包括一個(gè)開(kāi)關(guān)晶體管，其一端連接到所述第一位線(xiàn)上，另一端連接到所述讀取晶體管的一端上，其中，在進(jìn)行數(shù)據(jù)的寫(xiě)入動(dòng)作時(shí)，在所述第一位線(xiàn)中被施加用于在所述編程晶體管中向所述浮柵注入電荷的寫(xiě)入電壓，或者在所述編程晶體管中電荷不被向所述浮柵注入的禁止寫(xiě)入電壓，當(dāng)進(jìn)行所述數(shù)據(jù)的寫(xiě)入動(dòng)作時(shí)，所述開(kāi)關(guān)晶體管進(jìn)行截止動(dòng)作，從而切斷從所述第一位線(xiàn)向所述讀取晶體管的所述寫(xiě)入電壓及所述禁止寫(xiě)入電壓的供給，并且，所述第二位線(xiàn)直接連接到所述編程晶體管上，與所述一個(gè)單元成對(duì)的另一所述單元具有下述結(jié)構(gòu)：其包括另一開(kāi)關(guān)晶體管，其一端連接到所述第二位線(xiàn)上，另一端連接到所述讀取晶體管的一端上，其中，所述第二位線(xiàn)連接到所述第一單元，并且，當(dāng)進(jìn)行所述數(shù)據(jù)的寫(xiě)入動(dòng)作時(shí)，在所述第二位線(xiàn)上被施加所述寫(xiě)入電壓或所述禁止寫(xiě)入電壓，當(dāng)進(jìn)行所述數(shù)據(jù)的寫(xiě)入動(dòng)作時(shí)，所述另一開(kāi)關(guān)晶體管進(jìn)行截止動(dòng)作，從而切斷從所述第二位線(xiàn)向所述讀取晶體管的所述寫(xiě)入電壓及所述禁止寫(xiě)入電壓的供給，并且，所述第一位線(xiàn)直接連接到所述編程晶體管上，當(dāng)進(jìn)行數(shù)據(jù)的讀取動(dòng)作時(shí)，在進(jìn)行所述數(shù)據(jù)的寫(xiě)入動(dòng)作時(shí)被施加所述寫(xiě)入電壓或者所述禁止寫(xiě)入電壓的所述第一位線(xiàn)及所述第二位線(xiàn)上被施加讀取電壓，讀取相應(yīng)在所述浮柵內(nèi)是否存在所述電荷的電壓的單元的所述開(kāi)關(guān)晶體管進(jìn)行導(dǎo)通動(dòng)作，使連接到所述開(kāi)關(guān)晶體管上的所述第一位線(xiàn)或者所述第二位線(xiàn)與所述讀取晶體管電連接。并且，在權(quán)利要求1的非易失性半導(dǎo)體存儲(chǔ)裝置中，其特征在于，在各單元中，所述擦除晶體管形成為N型阱或者P型阱，所述控制電容器形成為與所述擦除晶體管相同極性的、不同的N型阱或者P型阱，所述讀取晶體管、所述開(kāi)關(guān)晶體管及所述編程晶體管形成為與所述擦除晶體管及所述控制電容器不同極性的P型阱或者N型阱。并且，各單元的特征在于，所述擦除晶體管形成為N型阱，所述控制電容器形成為與所述N型阱不同的N型阱，所述讀取晶體管、所述開(kāi)關(guān)晶體管及所述編程晶體管形成為P型阱。發(fā)明的效果根據(jù)本發(fā)明，通過(guò)開(kāi)關(guān)晶體管的切換，與一個(gè)單元的編程晶體管連接而用于數(shù)據(jù)寫(xiě)入的第二位線(xiàn)在另一單元中兼作讀取用位線(xiàn)，并且通過(guò)設(shè)置在數(shù)據(jù)的寫(xiě)入時(shí)以及擦除時(shí)成為電荷移動(dòng)路徑的編程晶體管以及擦除晶體管，由此在沒(méi)有增加位線(xiàn)數(shù)的情況下，能夠可靠地防止由于被使用于數(shù)據(jù)的寫(xiě)入或擦除而發(fā)生的讀取晶體管的錯(cuò)誤動(dòng)作。附圖說(shuō)明圖1是表示存儲(chǔ)單元的電路結(jié)構(gòu)的電路圖；圖2是表示圖1所示的存儲(chǔ)單元的電路結(jié)構(gòu)的布置的概略圖；圖3是表示寫(xiě)入數(shù)據(jù)時(shí)的各部分的電壓值的電路圖；圖4是表示擦除數(shù)據(jù)時(shí)的各部分的電壓值的電路圖；圖5是表示讀取數(shù)據(jù)時(shí)的各部分的電壓值的電路圖；圖6是用于互補(bǔ)型第一單元以及第二單元的Vth監(jiān)控的說(shuō)明的電路圖；圖7是表示包括靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)單元的存儲(chǔ)單元的電路結(jié)構(gòu)的電路圖；圖8是表示在圖7所示的存儲(chǔ)單元中，數(shù)據(jù)的編程時(shí)、擦除時(shí)、數(shù)據(jù)加載時(shí)、寫(xiě)入時(shí)以及讀取時(shí)的各部分的電壓值的表。附圖標(biāo)記的說(shuō)明1：非易失性半導(dǎo)體存儲(chǔ)裝置2a：第一單元(單元)2b：第二單元(單元)3a、3b：擦除晶體管4a、4b：讀取晶體管5a、5b：編程晶體管6a、6b：控制電容器SWa、SWb：開(kāi)關(guān)晶體管BLP1、BLP2、BLP：第一位線(xiàn)BLN1、BLN2、BLN：第二位線(xiàn)FGa、FGb：浮柵具體實(shí)施方式下面，參照附圖對(duì)本發(fā)明的實(shí)施例進(jìn)行詳細(xì)說(shuō)明。(1)非易失性半導(dǎo)體存儲(chǔ)裝置的電路結(jié)構(gòu)在圖1中，UN1是表示構(gòu)成本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的存儲(chǔ)單元。如后述的圖3所示，非易失性半導(dǎo)體存儲(chǔ)裝置是由多個(gè)存儲(chǔ)單元以矩陣形狀配置，首先，下面關(guān)注一個(gè)存儲(chǔ)單元UN1并對(duì)其結(jié)構(gòu)進(jìn)行說(shuō)明。如圖1所示，存儲(chǔ)單元UN1包括第一單元2a和第二單元2b，第一位線(xiàn)BLP1和第二位線(xiàn)BLN1連接到第一單元2a的同時(shí)，這些第一位線(xiàn)BLP1和第二位線(xiàn)BLP2還連接到第二單元2b。并且，在第一單元2a和第二單元2b上連接有擦除柵極線(xiàn)EG、源極線(xiàn)SL、讀取柵極線(xiàn)RG1及控制柵極線(xiàn)PG1，根據(jù)需要，可從這些擦除柵極線(xiàn)EG、源極線(xiàn)SL、讀取柵極線(xiàn)RG1及控制柵極線(xiàn)PG1施加規(guī)定電壓。在這里，在存儲(chǔ)單元UN1中，當(dāng)只關(guān)注一個(gè)第一單元2a時(shí)，對(duì)于該第一單元2a，連接有第一位線(xiàn)BLP1和第二位線(xiàn)BLN1這兩根位線(xiàn)，在每個(gè)單元上存在兩根位線(xiàn)。然而，由于在該存儲(chǔ)單元UN1中，例如，在一個(gè)第一單元2a中作為寫(xiě)入用的第二位線(xiàn)BLN1在另一個(gè)第二單元2b中兼作讀取用的位線(xiàn)，因此，從整體上看，位線(xiàn)數(shù)和單元數(shù)相同，在每個(gè)單元中分別具有一根有效的位線(xiàn)。在該實(shí)施方式中，第一單元2a和第二單元2b具有相同的結(jié)構(gòu)，例如，構(gòu)成在這些兩單元中存儲(chǔ)一位的互補(bǔ)型單元。另外，雖然在該實(shí)施方式中，對(duì)構(gòu)成在第一單元2a和第二單元2b兩個(gè)單元中存儲(chǔ)一位的互補(bǔ)型單元的情況進(jìn)行說(shuō)明，但是，本發(fā)明并不限定于此，還可以是在各單元中分別存儲(chǔ)一位的存儲(chǔ)單元(即，在第一單元2a和第二第一2b中分別存儲(chǔ)一位，加起來(lái)存儲(chǔ)2位的存儲(chǔ)單元)。在這里，當(dāng)關(guān)注第一單元2a的結(jié)構(gòu)時(shí)，該第一單元2a包括擦除MOS晶體管(以下，稱(chēng)為擦除晶體管)3a、讀取MOS晶體管(以下，稱(chēng)為讀取晶體管)4a、編程(寫(xiě)入)MOS晶體管(以下，稱(chēng)為編程晶體管)5a、控制電容器6a、開(kāi)關(guān)MOS晶體管(以下，稱(chēng)為開(kāi)關(guān)晶體管)SWa，其中，擦除晶體管3a、讀取晶體管4a、編程晶體管5a及控制電容器6a共用一個(gè)浮柵FGa。浮柵FGa延伸至擦除晶體管3a、讀取晶體管4a、編程晶體管5a及控制電容器6a的各活性區(qū)域，可起到擦除晶體管3a、讀取晶體管4a及編程晶體管5a的控制柵極的功能，且可起到控制電容器6a的電極的功能。在這種情況下，浮柵FGa連接到擦除晶體管3a的柵極絕緣膜GI1、讀取晶體管4a的柵極絕緣膜GI2、編程晶體管5a的柵極絕緣膜GI3、控制電容器6a的絕緣膜GI4上。在這里，控制電容器6a其一端的擴(kuò)散層連接到控制柵極線(xiàn)PG1上，從而能夠?qū)⒖刂茤艠O線(xiàn)PG1的電位傳送至浮柵FGa。擦除晶體管3a是P型MOS，在其一端的擴(kuò)散層上連接擦除柵極線(xiàn)EG，能夠?qū)⒉脸龞艠O線(xiàn)EG的電位通過(guò)柵極絕緣膜GI1傳送至浮柵FGa。另外，擦除晶體管3a的另一端的擴(kuò)散層與后述的第一N型阱N1之間短路。并且，讀取晶體管4a是N型MOS，其一端的擴(kuò)散層上連接源極線(xiàn)SL，在另一端的擴(kuò)散層上連接開(kāi)關(guān)晶體管SWa的一端的擴(kuò)散層。在這里，開(kāi)關(guān)晶體管SWa是N型MOS，具有第一位線(xiàn)BLP1連接到另一端的擴(kuò)散層的結(jié)構(gòu)，并根據(jù)需要進(jìn)行導(dǎo)通和截止動(dòng)作，從而可使第一位線(xiàn)BLP1和讀取晶體管4a電連接，或者切斷電連接。在該實(shí)施方式中，連接到開(kāi)關(guān)晶體管SWa、SWb的讀取柵極線(xiàn)RG1由第一讀取柵極線(xiàn)RGP1和第二讀取柵極線(xiàn)RGN1構(gòu)成，其中，第一讀取柵極線(xiàn)RGP1連接到第一單元2a的開(kāi)關(guān)晶體管SWa的柵極上，第二讀取柵極線(xiàn)RGN1連接到第二單元2b的開(kāi)關(guān)晶體管SWb的柵極上，從而可將規(guī)定的電壓施加到各開(kāi)關(guān)晶體管SWa、SWb上，并根據(jù)需要使這些開(kāi)關(guān)晶體管SWa、SWb進(jìn)行導(dǎo)通和截止動(dòng)作。一端分別連接到開(kāi)關(guān)晶體管SWa、SWb的讀取晶體管4a、4b在其另一端上連接有共用的源極線(xiàn)SL，可將規(guī)定電壓通過(guò)源極線(xiàn)SL施加到兩個(gè)讀取晶體管4a、4b上。除上述結(jié)構(gòu)外，編程晶體管5a、5b是N型MOS，配置在一個(gè)第一單元2a的編程晶體管5a的一端的擴(kuò)散層上連接有第二位線(xiàn)BLN1，配置在另一個(gè)第二單元2b的編程晶體管5b的一端的擴(kuò)散層上連接有第一位線(xiàn)BLP1。如此，在本發(fā)明中，第一位線(xiàn)BLP1通過(guò)開(kāi)關(guān)晶體管SWa連接到第一單元2a的讀取晶體管4a的同時(shí)，直接連接到第二單元2b的編程晶體管5b。并且，與第一位線(xiàn)BLP1一樣，第二位線(xiàn)BLN1也通過(guò)開(kāi)關(guān)晶體管SWb連接到第二單元2b的讀取晶體管4b的同時(shí)，直接連接到第一單元2a的編程晶體管5a。另外，這些編程晶體管5a、5b的另一端與鄰接的其它編程晶體管的擴(kuò)散層之間電分離。控制電容器6a、6b其一端的擴(kuò)散層連接到控制柵極線(xiàn)PG1上，另一端的擴(kuò)散層與后述的第二N型阱N2之間短路，可通過(guò)絕緣膜GI4將控制柵極線(xiàn)PG1的電位傳送至浮柵FGa、FGb上。另外，在圖1中，控制電容器6a的絕緣膜GI4的面積大于擦除晶體管3a的柵極絕緣膜GI1的面積而形成。如此，在該實(shí)施方式中，相應(yīng)增大控制電容器6a的絕緣膜GI4的面積的量，能夠使來(lái)自控制柵極線(xiàn)PG1的電位容易地傳送至浮柵FGa上，當(dāng)寫(xiě)入數(shù)據(jù)時(shí)，在該編程晶體管5a的絕緣膜GI3上產(chǎn)生大容量的隧道電流，從而從基板向浮柵FGa可注入大量電荷。在這里，圖2是表示實(shí)現(xiàn)圖1所示的存儲(chǔ)單元UN1的電路結(jié)構(gòu)的布置的一個(gè)例子的概略圖。在這種情況下，存儲(chǔ)單元UN1在未圖示的基板上依次配置有第一N型阱N1、第一P型阱P1、第二N型阱N2及第二P型阱P2，并且跨過(guò)這些第一N型阱N1、第一P型阱P1、第二N型阱N2及第二P型阱P2并排形成有第一單元2a和第二單元2b。實(shí)際上，在第一N型阱N1上，跨過(guò)第一單元2a和第二單元2b形成有第一活性區(qū)域，第一單元2a和第二單元2b的擦除晶體管3a、3b形成在第一活性區(qū)域上。并且，在鄰接于第一N型阱N1的第一P型阱P1上，跨過(guò)第一單元2a和第二單元2b形成有第二活性區(qū)域，第一單元2a的開(kāi)關(guān)晶體管SWa及讀取晶體管4a和另一第二單元2b的編程晶體管5b形成在第二活性區(qū)域上。并且，在與第一N型阱N1電性絕緣的第二N型阱N2上，跨過(guò)第一單元2a和第二單元2b形成有第四活性區(qū)域，第一單元2a和第二單元2b的控制電容器6a、6b形成在該第四活性區(qū)域上。在鄰接于第二N型阱N2的第二P型阱P2上，跨過(guò)第一單元2a和第二單元2b形成有第三活性區(qū)域，第一單元2a的編程晶體管5a和第二單元2b的開(kāi)關(guān)晶體管SWb及讀取晶體管4b形成在第三活性區(qū)域上。并且，在存儲(chǔ)單元UN1中，跨過(guò)這些第一活性區(qū)域、第二活性區(qū)域、第四活性區(qū)域及第三活性區(qū)域并行有浮柵FGa、FGb，并且該浮柵FGa、FGb跨過(guò)擦除晶體管3a、3a、讀取晶體管4a、4b、編程晶體管5a、5b及控制電容器6a、6b而形成。存儲(chǔ)單元UN1可通過(guò)如圖2所示的配置結(jié)構(gòu)，能夠高效地安裝擦除晶體管3a、3b、讀取晶體管4a、4b、編程晶體管5a、5b及控制電容器6a、6b及開(kāi)關(guān)晶體管SWa、SWb，并且能夠?qū)崿F(xiàn)整體的小型化。另外，雖然在這種情況下，如上所述，例如編程晶體管5b與其它存儲(chǔ)單元的編程晶體管鄰接，但是其另一端的擴(kuò)散層與所述其它編程晶體管的擴(kuò)散層之間電性絕緣。作為這種編程晶體管之間的絕緣方法，例如可以通過(guò)元件分離層使鄰接的編程晶體管的擴(kuò)散層電性絕緣，或者使其另一端與極性不同的P型阱短路。順便說(shuō)一下，在本發(fā)明中，只要實(shí)現(xiàn)圖1所示的存儲(chǔ)單元UN1的電路結(jié)構(gòu)，則不限于圖2所示的布置，還可以是其它的各種布置。作為其它的布置，例如可以將上述的第三活性區(qū)域形成在第一P型阱P1上，在該第一P型阱P1上形成第二活性區(qū)域和第三活性區(qū)域。(2)數(shù)據(jù)的寫(xiě)入動(dòng)作圖3是表示將圖1所示的存儲(chǔ)單元UN1配置為兩行兩列的非易失性半導(dǎo)體存儲(chǔ)裝置1，表示在這些多個(gè)存儲(chǔ)單元UN1、UN2、UN3、UN4中、僅在第一行第一列的存儲(chǔ)單元UN1的第一單元2a(即，區(qū)域ER1)上寫(xiě)入數(shù)據(jù)時(shí)的各部分的電壓值。另外，在這里，將第一單元2a或第二單元2b的任一單元上進(jìn)行數(shù)據(jù)寫(xiě)入的存儲(chǔ)單元UN1稱(chēng)為選擇存儲(chǔ)單元10，在第一單元2a和第二單元2b的任一單元上均不進(jìn)行數(shù)據(jù)寫(xiě)入的存儲(chǔ)單元UN2、UN3、UN4稱(chēng)為非選擇存儲(chǔ)單元11。在這種情況下，在非易失性半導(dǎo)體存儲(chǔ)裝置1中，在配置有選擇存儲(chǔ)單元10的第一列(以下，稱(chēng)為選擇列)中，可以將進(jìn)行數(shù)據(jù)寫(xiě)入的第一單元(以下，稱(chēng)為選擇單元)2a的編程晶體管5a上連接的第二位線(xiàn)BLN1作為選擇位線(xiàn)BL1，并在該選擇位線(xiàn)BL1上施加0V的寫(xiě)入電壓。并且，此時(shí)，連接到選擇存儲(chǔ)單元10的控制柵極線(xiàn)PG1上可施加12V的寫(xiě)入柵極電壓。由此，連接到控制柵極線(xiàn)PG1的控制電容器6a可通過(guò)絕緣膜GI4(圖1)和浮柵FGa容量結(jié)合，使浮柵FGa的電壓上升。在非易失性半導(dǎo)體存儲(chǔ)裝置1中，由于在選擇位線(xiàn)BL1上施加有0V的寫(xiě)入電壓，因此選擇單元2a的編程晶體管5a的溝道電位變成同選擇位線(xiàn)BL1的電位一樣的0V，通過(guò)控制柵極線(xiàn)PG1的寫(xiě)入柵極電壓(12V)，在浮柵FGa與編程晶體管5a的溝道之間產(chǎn)生較大的電壓下降。由此，在選擇存儲(chǔ)單元10中，可通過(guò)由浮柵FGa與編程晶體管5a的電位差所產(chǎn)生的量子隧道效應(yīng)，在編程晶體管5a的溝道中電荷從基板被注入到浮柵FGa上。結(jié)果，在選擇存儲(chǔ)單元10中，電荷蓄積在浮柵FGa中而成為數(shù)據(jù)被寫(xiě)入的狀態(tài)。此時(shí)，在作為非選擇位線(xiàn)BL2的第一位線(xiàn)BLP1上施加6V的禁止寫(xiě)入電壓。由此，在選擇存儲(chǔ)單元10中，在不進(jìn)行數(shù)據(jù)寫(xiě)入的另一第二單元(以下，也可稱(chēng)為非選擇單元)2b的編程晶體管5b的一端上，可從第一位線(xiàn)BLP1施加6V的禁止寫(xiě)入電壓。由此，在作為選擇存儲(chǔ)單元10的非選擇單元的第二單元2b中，編程晶體管5b的溝道電位變成同第一位線(xiàn)BLP1的禁止寫(xiě)入電壓一樣的6V，從而，與控制柵極線(xiàn)PG1的寫(xiě)入柵極電壓(12V)的電位差縮小，結(jié)果，不發(fā)生量子隧道效應(yīng)，電荷不會(huì)被注入到浮柵FGb上。另外，此時(shí)由于在擦除柵極線(xiàn)EG和源極線(xiàn)SL上也施加有6V的禁止寫(xiě)入電壓，因此在選擇存儲(chǔ)單元10的第一單元2a和第二單元2b中，在連接到擦除柵極線(xiàn)EG的擦除晶體管3a、3b的柵極絕緣膜GI1(圖1)和連接到源極線(xiàn)SL的讀取晶體管4a、4b的柵極絕緣膜GI2(圖1)中，與浮柵FGa、FGb的電位差縮小，在該區(qū)域中不發(fā)生量子隧道效應(yīng)，從而電荷不會(huì)被注入到浮柵FGa、FGb上。并且，此時(shí)在配置在選擇存儲(chǔ)單元10的第一讀取柵極線(xiàn)RGP1和第二讀取柵極線(xiàn)RGN1上施加有0V的截止電壓。由此，在選擇存儲(chǔ)單元10中，第一選擇單元2a的開(kāi)關(guān)晶體管SWa通過(guò)從第一讀取柵極線(xiàn)RGP1向其柵極施加0V的截止電壓而進(jìn)行截止動(dòng)作，從而第一位線(xiàn)BLP1的電壓被切斷，因此第一位線(xiàn)BLP1的電壓不會(huì)被施加到讀取晶體管4a上。同樣地，在選擇存儲(chǔ)單元10中，第二單元2b的開(kāi)關(guān)晶體管SWb也是通過(guò)從第二讀取柵極線(xiàn)RGN1向其柵極施加0V的截止電壓而進(jìn)行截止動(dòng)作，從而第二位線(xiàn)BLN1的電壓被切斷，因此第二位線(xiàn)BLN1的電壓不會(huì)被施加到讀取晶體管4b上。在這種情況下，擦除柵極線(xiàn)EG在多個(gè)存儲(chǔ)單元UN1、UN2、UN3、UN4中被共用，并且在存儲(chǔ)單元UN1、UN2、UN3、UN4的擦除晶體管3a、3b上可同時(shí)施加規(guī)定電壓。并且，源極線(xiàn)SL也在多個(gè)存儲(chǔ)單元UN1、UN2、UN3、UN4中被共用，并且在各存儲(chǔ)單元UN1、UN2、UN3、UN4的讀取晶體管4a、4b上可同時(shí)施加規(guī)定電壓。順便說(shuō)一下，雖然在作為非選擇存儲(chǔ)單元11的存儲(chǔ)單元UN2中，在與選擇存儲(chǔ)單元10共用的控制柵極線(xiàn)PG1上施加有12V的寫(xiě)入柵極電壓，但是由于在作為非選擇位線(xiàn)BL2的第一位線(xiàn)BLP2和第二位線(xiàn)BLN2上施加有6V的禁止寫(xiě)入電壓，因此浮柵FGa、FGb與編程晶體管5a、5b之間的電位差縮小，在該區(qū)域中不發(fā)生量子隧道效應(yīng)，從而電荷不會(huì)被注入到浮柵FGa、FGb上。并且，雖然在作為非選擇存儲(chǔ)單元11的存儲(chǔ)單元UN3中，在與選擇存儲(chǔ)單元10共用的第二位線(xiàn)BLN1上施加有寫(xiě)入電壓，但是由于在控制柵極線(xiàn)PG2上施加有0V的禁止寫(xiě)入柵極電壓，因此浮柵FGa、FGb與編程晶體管5a、5b之間沒(méi)有電位差，在該區(qū)域中不發(fā)生量子隧道效應(yīng)，從而電荷不會(huì)被注入到浮柵FGa、FGb上。如此，在該非易失性半導(dǎo)體存儲(chǔ)裝置1中，將讀取晶體管4a不作為電荷移動(dòng)路徑使用，僅通過(guò)編程晶體管5a，將電荷只注入到設(shè)置在選擇單元10的第一單元2a上的浮柵FGa上，在選擇存儲(chǔ)單元10的第二單元2b或其它非選擇存儲(chǔ)單元11的第一單元2a和第二單元2b上設(shè)置的浮柵FGa、FGb上不會(huì)注入電荷，從而可以?xún)H在選擇存儲(chǔ)單元10的第一單元2a上進(jìn)行數(shù)據(jù)的寫(xiě)入。(3)數(shù)據(jù)的擦除動(dòng)作接著，下面對(duì)在該非易失性半導(dǎo)體存儲(chǔ)裝置1中擦除存儲(chǔ)單元UN1、UN2、UN3、UN4的數(shù)據(jù)時(shí)的施加電壓進(jìn)行說(shuō)明。與圖3的對(duì)應(yīng)部分用相同符號(hào)表示的圖4是表示擦除存儲(chǔ)單元UN1、UN2、UN3、UN4的數(shù)據(jù)時(shí)的各部分的電壓值。在這種情況下，在非易失性半導(dǎo)體存儲(chǔ)裝置1中，在擦除柵極線(xiàn)EG上可施加12V的擦除電壓，在源極線(xiàn)SL、控制柵極線(xiàn)PG1、PG2上可施加0V的電壓。并且，此時(shí)，非易失性半導(dǎo)體存儲(chǔ)裝置1通過(guò)在第一讀取柵極線(xiàn)RGP1、RGP2和第二讀取柵極線(xiàn)RGN1、RGN2上施加0V的電壓來(lái)使開(kāi)關(guān)晶體管SWa、SWb進(jìn)行截止動(dòng)作，從而可切斷第一位線(xiàn)BLP1與讀取晶體管4a之間的電連接和第二位線(xiàn)BLN1與讀取晶體管4b之間的電連接。在非易失性半導(dǎo)體存儲(chǔ)裝置1中，通過(guò)開(kāi)放第一位線(xiàn)BLP1和第二位線(xiàn)BLN1來(lái)僅向連接到擦除柵極線(xiàn)EG的擦除晶體管3a、3b的柵極絕緣膜GI1上施加強(qiáng)電場(chǎng)。由此，擦除晶體管3a、3b向溝道抽出浮柵FGa、FGb中的電荷，可用墊板一批量處理來(lái)進(jìn)行存儲(chǔ)單元UN1、UN2、UN3、UN4的數(shù)據(jù)的擦除。如此，在非易失性半導(dǎo)體存儲(chǔ)裝置1中，當(dāng)擦除數(shù)據(jù)時(shí)，在將存儲(chǔ)單元UN1、UN2、UN3、UN4的讀取晶體管4a、4b的區(qū)域不作為電荷移動(dòng)路徑，可以?xún)H利用擦除晶體管3a、3b的區(qū)域從浮柵FGa、FGb抽出電荷，從而進(jìn)行數(shù)據(jù)的墊板批量擦除。(4)數(shù)據(jù)的讀取動(dòng)作接著，下面對(duì)在非易失性半導(dǎo)體存儲(chǔ)裝置1中讀取數(shù)據(jù)時(shí)的施加電壓進(jìn)行說(shuō)明。與圖3對(duì)應(yīng)的部分用相同符號(hào)表示的圖5是表示在存儲(chǔ)單元UN1、UN2、UN3、UN4中、讀取存儲(chǔ)單元UN1的數(shù)據(jù)時(shí)的各部分的電壓值。另外，在這里，設(shè)定僅在存儲(chǔ)單元UN1、UN2、UN3、UN4中的存儲(chǔ)單元UN1的第一單元2a上寫(xiě)入數(shù)據(jù)，在存儲(chǔ)單元UN1的第二單元2b上未寫(xiě)入有數(shù)據(jù)。并且，在這里，例如電荷蓄積在浮柵FGa上的狀態(tài)用“0”表示，沒(méi)有蓄積在浮柵FGb上的狀態(tài)用“1”表示。在這種情況下，在非易失性半導(dǎo)體存儲(chǔ)裝置1中，在第一讀取柵極線(xiàn)RGP1和第二讀取柵極線(xiàn)RGN1上施加有3V的導(dǎo)通電壓，使開(kāi)關(guān)晶體管SWa、SWb全都導(dǎo)通。此時(shí)，在源極線(xiàn)SL上可施加0V，在第一位線(xiàn)BLP1、BLP2及第二位線(xiàn)BLN1、BLN2上可施加作為讀取電壓的VCC。在這里，在電荷蓄積在浮柵FGa的第一單元2a中，當(dāng)在讀取晶體管4a的源極上施加有0V時(shí)，該讀取晶體管4a進(jìn)行截止動(dòng)作，從而讀取晶體管4a和第一位線(xiàn)BLP1之間的電連接被切斷，第一位線(xiàn)BLP1中的電壓仍然是VCC。另一方面，在電荷沒(méi)有蓄積在浮柵FGb的另一第二單元2b(假設(shè)讀取晶體管4a、4b的臨界電壓Vth為耗盡狀態(tài))中，當(dāng)在讀取晶體管4b的源極上施加有0V時(shí)進(jìn)行導(dǎo)通動(dòng)作，從而讀取晶體管4b和第二位線(xiàn)BLN1之間電連接，并且第二位線(xiàn)BLN1的電壓發(fā)生變化而變成低于VCC。在非易失性半導(dǎo)體存儲(chǔ)裝置1中，第二位線(xiàn)BLN1的電位低于第一位線(xiàn)BLP1電位，通過(guò)用未圖示的閂鎖電路將這些第一位線(xiàn)BLP1與第二位線(xiàn)BLN1的電位差進(jìn)行閂鎖，由此第一位線(xiàn)BLP1被固定在VCC的同時(shí)，第二位線(xiàn)BLN1被固定在0V，從而可確定讀取信息。另外，在該實(shí)施方式中，在非易失性半導(dǎo)體存儲(chǔ)裝置1中，在擦除柵極線(xiàn)EG和控制柵極線(xiàn)PG1、PG2上被施加0V，從而能夠防止通過(guò)擦除晶體管3a、3b和控制電容器6a、6b來(lái)讀取數(shù)據(jù)時(shí)的浮柵FGa、FGb中的電荷移動(dòng)。順便說(shuō)一下，在該實(shí)施方式中，對(duì)在擦除柵極線(xiàn)EG和控制柵極線(xiàn)PG1、PG2上施加0V的情況進(jìn)行了說(shuō)明，但是本發(fā)明并不限定于此，例如，還可以在擦除柵極線(xiàn)EG或控制柵極線(xiàn)PG1、PG2施加規(guī)定電壓VCC。例如，在這種情況下，由于在控制柵極線(xiàn)PG1、PG2上施加VCC，因此通過(guò)控制電容器6b與浮柵FGb的容量結(jié)合，浮柵FGb的電位上升，其結(jié)果，從讀取晶體管4b輸出的導(dǎo)通電流增加，從而可縮短閂鎖數(shù)據(jù)為止的時(shí)間。順便說(shuō)一下，在該實(shí)施方式中，在不進(jìn)行數(shù)據(jù)讀取的存儲(chǔ)單元UN3、UN4中，在第一讀取柵極線(xiàn)RGP2和第二讀取柵極線(xiàn)RGN2上施加0V的截止電壓，使開(kāi)關(guān)晶體管SWa、SWb進(jìn)行截止動(dòng)作，從而浮柵的數(shù)據(jù)讀取不會(huì)被進(jìn)行，由此，可以只讀取存儲(chǔ)單元UN1的數(shù)據(jù)。(5)動(dòng)作及效果在以上結(jié)構(gòu)中，非易失性半導(dǎo)體存儲(chǔ)裝置1包括：讀取晶體管4a、4b，其用于讀取相應(yīng)在浮柵FGa、FGb內(nèi)是否存在電荷的電壓；編程晶體管5a、5b，其向浮柵FGa、FGb注入電荷；擦除晶體管3a、3b，其從浮柵FGa、FGb抽出電荷；控制電容器6a、6b，其調(diào)節(jié)浮柵FGa、FGb的電位，并且，使浮柵FGa(FGb)延伸至讀取晶體管4a、4b、編程晶體管5a、5b、擦除晶體管3a、3b、控制電容器6a、6b的各活性區(qū)域上。并且，在第一單元2a中，通過(guò)開(kāi)關(guān)晶體管SWa將第一位線(xiàn)BLP1連接到讀取晶體管4a上，將第二位線(xiàn)BLN1直接連接到編程晶體管5a上。另一方面，在與第一單元2a成對(duì)的第二單元2b中，通過(guò)開(kāi)關(guān)晶體管SWb將第二位線(xiàn)BLN1連接到讀取晶體管4b上，將第一位線(xiàn)BLP1直接連接到編程晶體管5b上。由此，在非易失性半導(dǎo)體存儲(chǔ)裝置1中，用于讀取浮柵FGa、FGb的數(shù)據(jù)的讀取晶體管4a、4b在數(shù)據(jù)的寫(xiě)入或擦除時(shí)不會(huì)成為電荷移動(dòng)路徑，從而可防止因向讀取晶體管4a、4b的柵極氧化膜施加電場(chǎng)或者熱載流子的應(yīng)力所產(chǎn)生的損壞，因此，讀取電流不會(huì)因數(shù)據(jù)的寫(xiě)入或擦除而劣化，因此可防止錯(cuò)誤動(dòng)作。并且，在該非易失性半導(dǎo)體存儲(chǔ)裝置1中，由于讀取晶體管4a、4b不會(huì)成為數(shù)據(jù)的寫(xiě)入或擦除時(shí)的電荷的移動(dòng)路徑，因此電荷的一部分也不會(huì)注入到讀取晶體管4a、4b的側(cè)壁區(qū)域上，即使重復(fù)改寫(xiě)數(shù)據(jù)，讀取晶體管4a、4b的Vth也不會(huì)發(fā)生偏移，因此可防止錯(cuò)誤動(dòng)作。并且，在該非易失性半導(dǎo)體存儲(chǔ)裝置1中，雖然設(shè)置了兩根位線(xiàn)即第一位線(xiàn)BLP1和第二位線(xiàn)BLN1，但是由于被構(gòu)成為在一個(gè)第一單元2a中作為寫(xiě)入用的第二位線(xiàn)BLN1在另一第二單元2b中可作為讀取用的位線(xiàn)，因此從整體上看位線(xiàn)數(shù)和單元數(shù)相同，在各單元中分別具有一根有效的位線(xiàn)，從而可實(shí)現(xiàn)整體裝置的小型化。根據(jù)以上的結(jié)構(gòu)，在非易失性半導(dǎo)體存儲(chǔ)裝置1中，通過(guò)開(kāi)關(guān)晶體管SWa、SWb的切換，與第一單元2a的編程晶體管5a連接而作為寫(xiě)入數(shù)據(jù)用的第二位線(xiàn)BLN1在另一第二單元2b中兼作讀取數(shù)據(jù)用的位線(xiàn)，且通過(guò)設(shè)置數(shù)據(jù)的寫(xiě)入時(shí)和擦除時(shí)成為電荷移動(dòng)路徑的編程晶體管5a、5b及擦除晶體管3a、3b，由此，在不增加位線(xiàn)數(shù)的情況下，能夠可靠地防止讀取晶體管4a、4b被使用于數(shù)據(jù)的寫(xiě)入或擦除而發(fā)生的錯(cuò)誤動(dòng)作。(6)關(guān)于互補(bǔ)型第一單元和第二單元的Vth監(jiān)控在存儲(chǔ)單元UN1的測(cè)試中，當(dāng)不是如上述實(shí)施方式的互補(bǔ)型單元，而是例如一單元/一位時(shí)，僅僅通過(guò)調(diào)節(jié)施加到控制柵極線(xiàn)PG1上的電壓能夠監(jiān)控讀取晶體管4a、4b的Vth(臨界電壓)。然而，如上述的實(shí)施方式，在由第一單元2a和第二單元2b構(gòu)成二單元/一位的互補(bǔ)型單元情況下，當(dāng)使連接到讀取柵極線(xiàn)RG1上的兩個(gè)開(kāi)關(guān)晶體管SWa、SWb均進(jìn)行導(dǎo)通動(dòng)作時(shí)，通過(guò)互補(bǔ)側(cè)的單元的狀態(tài)來(lái)互補(bǔ)側(cè)的位線(xiàn)的電位發(fā)生變化，因此通過(guò)未圖示的閂鎖電路，例如，電壓更快地下降的一側(cè)的第一位線(xiàn)BLP1作為“1”，隨之另一第二位線(xiàn)BLN1一側(cè)會(huì)強(qiáng)制性地作為“0”，因此存在無(wú)法正常進(jìn)行監(jiān)控的問(wèn)題。因此，在本發(fā)明中，如圖6所示，在構(gòu)成互補(bǔ)型單元的存儲(chǔ)單元UN1中，存儲(chǔ)單元UN1內(nèi)的讀取柵極線(xiàn)RG1由第一讀取柵極線(xiàn)RGP1和第二讀取柵極線(xiàn)RGN1構(gòu)成，并通過(guò)分別控制這些第一讀取柵極線(xiàn)RGP1和第二讀取柵極線(xiàn)RGN1，使開(kāi)關(guān)晶體管SWa、SWb分別進(jìn)行導(dǎo)通和截止動(dòng)作，從而可分別監(jiān)控第一單元2a和第二單元2b的Vth。在這里，圖6是表示在圖1所示的存儲(chǔ)單元UN1中，監(jiān)控第一單元的Vth時(shí)的各部分的電壓值的圖。在這種情況下，在存儲(chǔ)單元UN1中，在擦除柵極線(xiàn)EG和源極線(xiàn)SL上可施加0V，在監(jiān)控Vth的第一單元2a上連接的第一讀取柵極線(xiàn)RGP1上可施加規(guī)定電壓VCC，在不監(jiān)控Vth的第二單元2b上連接的第二讀取柵極線(xiàn)RGN1上可施加0V。如此，在存儲(chǔ)單元UN1中，通過(guò)在第二讀取柵極線(xiàn)RGN1上施加0V來(lái)使開(kāi)關(guān)晶體管SWb強(qiáng)制進(jìn)行截止動(dòng)作，并通過(guò)該開(kāi)關(guān)晶體管SWb切斷浮柵FGb與第二位線(xiàn)BLN1之間的電連接，從而第二單元2b的電位狀態(tài)不干預(yù)第二位線(xiàn)BLN1的情況下，可將第二位線(xiàn)BLN1的電壓維持在規(guī)定電壓。在該狀態(tài)下，在存儲(chǔ)單元UN1中，在第二位線(xiàn)BLN1上賦予規(guī)定電壓，例如賦予VCC/2，在第一位線(xiàn)BLP1上流動(dòng)決定Vth的基準(zhǔn)電流Ibasis，在控制柵極線(xiàn)PG1上施加監(jiān)控電壓Vmonitor的同時(shí)，改變施加到該控制柵極線(xiàn)PG1上的監(jiān)控電壓Vmonitor的電壓值。由此，在存儲(chǔ)單元UN1中，相應(yīng)施加到控制柵極線(xiàn)PG1的監(jiān)控電壓Vmonitor的電壓值，并通過(guò)控制電容器6a與浮柵FGa之間產(chǎn)生的容量結(jié)合，該浮柵FGa的電壓上升，從而在讀取晶體管4a中流動(dòng)的導(dǎo)通電流發(fā)生變化。此時(shí)，在存儲(chǔ)單元UN1中，當(dāng)在第一單元2a中從讀取晶體管4a流動(dòng)的導(dǎo)通電流大于基準(zhǔn)電流Ibasis時(shí)，第一位線(xiàn)BLP1的電位變成低于第二位線(xiàn)BLN1的電位，并被閂鎖在0V，從而可判斷第一單元2a的Vth低于監(jiān)控電壓Vmonitor。與之相反，當(dāng)在第一單元2a中從讀取晶體管4a只流動(dòng)低于基準(zhǔn)電流Ibasis的導(dǎo)通電流時(shí)，在規(guī)定時(shí)間后第一位線(xiàn)BLP1的電位變成高于第二位線(xiàn)BLN1的電位，并被閂鎖為VCC，從而可判斷第一單元2a的Vth高于監(jiān)控電壓Vmonitor。另外，雖然在上述實(shí)施方式中，對(duì)監(jiān)控第一單元2a的讀取晶體管4a的Vth的情況進(jìn)行了說(shuō)明，但是針對(duì)第二單元2b的讀取晶體管4b也可以用與上述實(shí)施方式相同的原理監(jiān)控Vth。具體地，通過(guò)在連接到監(jiān)控Vth的第二單元2b的第二讀取柵極線(xiàn)RGN1上施加規(guī)定電壓VCC，在連接到不監(jiān)控Vth的第一單元2a的第一讀取柵極線(xiàn)RGP1施加0V，使開(kāi)關(guān)晶體管SWa進(jìn)行截止動(dòng)作，并通過(guò)該開(kāi)關(guān)晶體管SWa切斷浮柵FGa與第一位線(xiàn)BLP1之間的電連接，從而能夠?qū)⒌谝晃痪€(xiàn)BLP1維持在規(guī)定電壓。并且，在該狀態(tài)下，在存儲(chǔ)單元UN1中，在第二位線(xiàn)BLN1上流動(dòng)決定Vth的基準(zhǔn)電流Ibasis，在控制柵極線(xiàn)PG1上施加監(jiān)控電壓Vmonitor的同時(shí)，改變施加到該控制柵極線(xiàn)PG1上的監(jiān)控電壓Vmonitor的電壓值，來(lái)判斷從讀取晶體管4b流動(dòng)的導(dǎo)通電流是否大于基準(zhǔn)電流Ibasis。(7)其它實(shí)施方式接著，下面對(duì)與靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM，StaticRandomAccessMemory)組合的存儲(chǔ)單元進(jìn)行說(shuō)明。在與圖1的對(duì)應(yīng)部分用相同符號(hào)表示的圖7是表示構(gòu)成本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的一個(gè)存儲(chǔ)單元UN30。另外，雖然該其它實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)裝置具有多個(gè)存儲(chǔ)單元以矩陣形狀配置的結(jié)構(gòu)，但是在這里關(guān)注一個(gè)存儲(chǔ)單元UN30而下面對(duì)其結(jié)構(gòu)進(jìn)行說(shuō)明。如圖7所示，該存儲(chǔ)單元UN30，其特征在于，在由第一單元2a和第二單元2b構(gòu)成的非易失性存儲(chǔ)單元31上連接有SRAM單元30。在這里，SRAM單元30一共由六個(gè)MOS晶體管構(gòu)成，包括：存取晶體管21a、21b，其由N型MOS晶體管構(gòu)成；負(fù)載晶體管22a、22b，其由P型MOS晶體管構(gòu)成；驅(qū)動(dòng)晶體管23a、23b，其由N型MOS晶體管構(gòu)成。負(fù)載晶體管22a、22b的漏極連接到驅(qū)動(dòng)晶體管23a、23b的漏極，負(fù)載晶體管22a、22b的源極連接到電源線(xiàn)Vpp上，并且，負(fù)載晶體管22a、22b的柵極連接到驅(qū)動(dòng)晶體管23a、23b的柵極上。并且，驅(qū)動(dòng)晶體管23a、23b的源極連接到接地線(xiàn)GND上。在存取晶體管21a中，漏極與互補(bǔ)型第一位線(xiàn)BLT連接，源極與負(fù)載晶體管22a及驅(qū)動(dòng)晶體管23a之間的存儲(chǔ)節(jié)點(diǎn)Ca和負(fù)載晶體管22b及驅(qū)動(dòng)晶體管23b的柵極連接。另一方面，另一存取晶體管21b也一樣，漏極與互補(bǔ)型第二位線(xiàn)BLB連接，源極與負(fù)載晶體管22b及驅(qū)動(dòng)晶體管23b之間的存儲(chǔ)節(jié)點(diǎn)Cb和負(fù)載晶體管22a及驅(qū)動(dòng)晶體管23a的柵極連接。并且，在這些存取晶體管21a、21b中，柵極與共用的字線(xiàn)WL連接，在互補(bǔ)型第一位線(xiàn)BLT及互補(bǔ)型第二位線(xiàn)BLB之間連接未圖示的鎖定式讀出放大器。加上這樣的結(jié)構(gòu)，在SRAM單元30中，在一個(gè)存儲(chǔ)節(jié)點(diǎn)Ca上連接第一單元2a的第一位線(xiàn)BLP的同時(shí)，在另一存儲(chǔ)節(jié)點(diǎn)Cb上連接第二單元2b的第二位線(xiàn)BLN。另外，在這里，雖然非易失性存儲(chǔ)單元31具有與上述實(shí)施方式中說(shuō)明的圖1所示的存儲(chǔ)單元UN1幾乎相同的結(jié)構(gòu)，但是，在這里其結(jié)構(gòu)為，讀取柵極線(xiàn)RG為一根，并且能夠同時(shí)控制開(kāi)關(guān)晶體管SWa、SWb進(jìn)行導(dǎo)通和截止動(dòng)作。具有這種結(jié)構(gòu)的存儲(chǔ)單元UN30通過(guò)SRAM單元30進(jìn)行來(lái)自外部的數(shù)據(jù)的寫(xiě)入或讀取。在這里，圖8是表示在存儲(chǔ)單元UN30中向SRAM單元30寫(xiě)入數(shù)據(jù)時(shí)(圖8中，標(biāo)記為“寫(xiě)入”)、從SRAM單元30讀取數(shù)據(jù)時(shí)(圖8中，標(biāo)記為“讀取”)、從SRAM單元30向非易失性存儲(chǔ)單元31輸入數(shù)據(jù)的編程時(shí)(圖8中，標(biāo)記為“編程”)、從非易失性存儲(chǔ)單元31擦除數(shù)據(jù)時(shí)(圖8中，標(biāo)記為“擦除”)、重新輸入從非易失性存儲(chǔ)單元31向SRAM單元30的數(shù)據(jù)的數(shù)據(jù)加載時(shí)(圖8中，標(biāo)記為“數(shù)據(jù)加載”)的各部分的電壓值。另外，圖8中，在可設(shè)置成任何電壓值的部分標(biāo)記為“Don′tcare”。(7-1)向SRAM單元寫(xiě)入數(shù)據(jù)在這種情況下，向SRAM單元30寫(xiě)入數(shù)據(jù)時(shí)，在字線(xiàn)WL上施加Vcc的規(guī)定電壓，使連接到字線(xiàn)WL的兩個(gè)存取晶體管21a、21b均進(jìn)行導(dǎo)通動(dòng)作。并且，此時(shí)，在電源線(xiàn)Vpp上也可以施加Vcc的規(guī)定電壓。在SRAM單元30中，當(dāng)例如在一個(gè)互補(bǔ)型第一位線(xiàn)BLT上施加有寫(xiě)入電壓Vcc時(shí)，在另一互補(bǔ)型第二位線(xiàn)BLB上可施加0V的禁止寫(xiě)入電壓。由此，在一個(gè)負(fù)載晶體管22a和驅(qū)動(dòng)晶體管23a上，通過(guò)另一存取晶體管21b，互補(bǔ)型第二位線(xiàn)BLB和柵極電連接，從而柵極變成Low，結(jié)果，負(fù)載晶體管22a進(jìn)行導(dǎo)通動(dòng)作的同時(shí)，驅(qū)動(dòng)晶體管23a進(jìn)行截止動(dòng)作。如此，這些負(fù)載晶體管22a與驅(qū)動(dòng)晶體管23a之間的存儲(chǔ)節(jié)點(diǎn)Ca與電源線(xiàn)VPP通過(guò)負(fù)載晶體管22a電連接而電壓變成High。此時(shí)，在另一負(fù)載晶體管22b和驅(qū)動(dòng)晶體管23b上，通過(guò)一個(gè)存取晶體管21a，互補(bǔ)型第一位線(xiàn)BLT和柵極電連接，從而柵極變成High，結(jié)果，負(fù)載晶體管22b進(jìn)行截止動(dòng)作的同時(shí)，驅(qū)動(dòng)晶體管23b進(jìn)行導(dǎo)通動(dòng)作。如此，這些負(fù)載晶體管22b與驅(qū)動(dòng)晶體管23b之間的存儲(chǔ)節(jié)點(diǎn)Cb通過(guò)負(fù)載晶體管23b與接地線(xiàn)GND電連接，從而電壓變成Low。這樣，SRAM單元30變成數(shù)據(jù)被寫(xiě)入的狀態(tài)。(7-2)從SRAM單元讀取數(shù)據(jù)當(dāng)讀取SRAM單元30的數(shù)據(jù)時(shí)，在字線(xiàn)WL上施加Vcc的規(guī)定電壓，使連接到字線(xiàn)WL的存取晶體管21a、21b均進(jìn)行導(dǎo)通動(dòng)作。由此，在存儲(chǔ)單元UN30中，通過(guò)互補(bǔ)型第一位線(xiàn)BLT讀取一個(gè)存儲(chǔ)節(jié)點(diǎn)Ca的電位的同時(shí)，通過(guò)互補(bǔ)型第二位線(xiàn)BLB讀取另一存儲(chǔ)節(jié)點(diǎn)Cb的電位，從而可通過(guò)讀出放大器判斷記錄在存儲(chǔ)節(jié)點(diǎn)上的數(shù)據(jù)的“0”、“1”。(7-3)非易失性存儲(chǔ)單元的編程在本發(fā)明中，根據(jù)上述“(2)數(shù)據(jù)的寫(xiě)入動(dòng)作”的原理，能夠?qū)⒂涗浽谏鲜鯯RAM單元的數(shù)據(jù)用墊板批量處理輸入到非易失性存儲(chǔ)單元31上。另外，在這里的說(shuō)明中，在SRAM單元30中，一個(gè)存儲(chǔ)節(jié)點(diǎn)Ca的電位處于高的High狀態(tài)，另一存儲(chǔ)節(jié)點(diǎn)Cb的電位處于低的Low狀態(tài)。在這種情況下，在非易失性存儲(chǔ)單元31中，在擦除柵極線(xiàn)EG上可施加6V，在控制柵極線(xiàn)PG上可施加12V。在非易失性存儲(chǔ)單元31中，由于在寫(xiě)入有數(shù)據(jù)的一個(gè)存儲(chǔ)節(jié)點(diǎn)Ca上通過(guò)第一位線(xiàn)BLP電連接有第二單元2b的編程晶體管5b，因此該編程晶體管5b的溝道電位變成與存儲(chǔ)節(jié)點(diǎn)Ca相同的High的電位，從而與控制柵極線(xiàn)PG的寫(xiě)入柵極電壓(12V)之間的電位差變小，結(jié)果，不發(fā)生量子隧道效應(yīng)，因此電荷不會(huì)被注入到浮柵FGb上。另一方面，在該非易失性存儲(chǔ)單元31中，由于在沒(méi)有寫(xiě)入有數(shù)據(jù)的另一存儲(chǔ)節(jié)點(diǎn)Cb上通過(guò)第二位線(xiàn)BLN電連接有第一單元2a的編程晶體管5a，因此該編程晶體管5a的溝道電位變成與存儲(chǔ)節(jié)點(diǎn)Cb相同的Low的電位，從而與控制柵極線(xiàn)PG的寫(xiě)入柵極電壓(12V)之間的電位差變大，結(jié)果，發(fā)生量子隧道效應(yīng)，因此電荷會(huì)被注入到浮柵FGa上。在存儲(chǔ)單元UN30中，可將記錄在SRAM單元30的數(shù)據(jù)用墊板批量處理輸入到非易失性存儲(chǔ)單元31上，從而能夠簡(jiǎn)化周邊電路的控制。并且，即使是這種非易失性存儲(chǔ)單元31，當(dāng)進(jìn)行SRAM單元30的數(shù)據(jù)的編程時(shí)，如上述實(shí)施方式一樣，將擦除晶體管3a和讀取晶體管4a不作為電荷的移動(dòng)路徑，可以?xún)H僅通過(guò)編程晶體管5a來(lái)向浮柵FGa上注入電荷，從而，能夠可靠地防止由于成為電荷移動(dòng)路徑而發(fā)生的讀取晶體管4a、4b的錯(cuò)誤動(dòng)作。(7-4)從非易失性存儲(chǔ)單元的數(shù)據(jù)加載并且，在本發(fā)明中，根據(jù)上述“(4)數(shù)據(jù)的讀取動(dòng)作”的原理，能夠如上所述地將已輸入到非易失性存儲(chǔ)單元31中的數(shù)據(jù)用墊板批量處理重新寫(xiě)入到SRAM單元30上。在這里，在非易失性存儲(chǔ)單元31中，在一個(gè)第一單元2a的浮柵FGa上電荷被蓄積而成為數(shù)據(jù)被寫(xiě)入的狀態(tài)，在另一第二單元2b的浮柵FGb上電荷沒(méi)有被蓄積而成為數(shù)據(jù)沒(méi)有被寫(xiě)入的狀態(tài)。在這種情況下，在非易失性存儲(chǔ)單元31中，在擦除柵極線(xiàn)EG上可施加0V，在控制柵極線(xiàn)PG上也可施加0V。并且，在非易失性存儲(chǔ)單元31中，通過(guò)在讀取柵極線(xiàn)RG上施加規(guī)定電壓Vcc來(lái)第一單元2a和第二單元2b的各開(kāi)關(guān)晶體管SWa、SWb進(jìn)行導(dǎo)通動(dòng)作，且通過(guò)在讀取晶體管4a、4b的源極上施加0V來(lái)讀取晶體管4a、4b進(jìn)行導(dǎo)通動(dòng)作。由此，在非易失性存儲(chǔ)單元31中，讀取晶體管4a與第一位線(xiàn)BLP之間電連接，伴隨浮柵FGa的高電位，使SRAM單元30的一個(gè)存儲(chǔ)節(jié)點(diǎn)Ca變成高電位，從而使之恢復(fù)到寫(xiě)入有數(shù)據(jù)的狀態(tài)。并且，在非易失性存儲(chǔ)單元31中，讀取晶體管4b與第二位線(xiàn)BLN之間也電連接，伴隨浮柵FGb的低電位，使SRAM單元30的另一存儲(chǔ)節(jié)點(diǎn)Cb變成低電位，從而可使之恢復(fù)到?jīng)]有寫(xiě)入有數(shù)據(jù)的狀態(tài)。并且，在該非易失性存儲(chǔ)單元31中，由于能夠用墊板批量處理向SRAM單元30進(jìn)行數(shù)據(jù)加載，因此，周邊電路的控制也能夠簡(jiǎn)化。(7-5)非易失性存儲(chǔ)單元中的數(shù)據(jù)擦除并且，在本發(fā)明中，根據(jù)上述的“(3)數(shù)據(jù)的擦除動(dòng)作”的原理，也能夠在非易失性存儲(chǔ)單元31中擦除數(shù)據(jù)。在這種情況下，在非易失性存儲(chǔ)單元31中，在擦除柵極線(xiàn)EG上可施加12V的擦除電壓，在源極線(xiàn)SL、控制柵極線(xiàn)PG上可施加0V。在非易失性存儲(chǔ)單元31中，由于僅在連接到擦除柵極線(xiàn)EG的擦除晶體管3a、3b的柵極絕緣膜上施加強(qiáng)電場(chǎng)，因此，可通過(guò)擦除晶體管3a、3b的溝道層來(lái)抽出浮柵FGa、FGb中的電荷，并用墊板批量處理來(lái)進(jìn)行非易失性存儲(chǔ)單元31的數(shù)據(jù)擦除。另外，本發(fā)明并不限定于本實(shí)施方式，在本發(fā)明的主要內(nèi)容范圍內(nèi)可進(jìn)行各種變形，例如，在圖3～圖5、圖8中，雖然標(biāo)有寫(xiě)入數(shù)據(jù)時(shí)、擦除數(shù)據(jù)時(shí)、讀取數(shù)據(jù)時(shí)等的電壓值，但是本發(fā)明并不限定于此，也可以適用各種電壓值。并且，雖然在上述實(shí)施方式中，對(duì)將擦除晶體管3a形成為N型阱，將控制電容器6a形成為不同于該N型阱的N型阱，并且，讀取晶體管4a、開(kāi)關(guān)晶體管SWa及編程晶體管5a形成為P型阱的情況進(jìn)行了說(shuō)明，但是，本發(fā)明并不限定于此，也可以將擦除晶體管3a形成為P型阱，將控制電容器6a形成為不同于該P(yáng)型阱的P型阱，并且，將讀取晶體管4a、開(kāi)關(guān)晶體管SWa及編程晶體管5a形成為N型阱。