本發(fā)明涉及半導(dǎo)體制作工藝技術(shù)領(lǐng)域，特別是涉及具有雙間隙壁(dual spacer)結(jié)構(gòu)的半導(dǎo)體裝置的制作方法。

背景技術(shù)：

隨著半導(dǎo)體制作工藝技術(shù)不斷進(jìn)步，半導(dǎo)體元件越做越小，元件與元件之間的距離也越來越接近。以含有存儲器元件、高壓元件與低壓元件的系統(tǒng)單芯片(System-On-a-Chip，SOC)為例，其中在存儲器區(qū)域及低電壓區(qū)域內(nèi)的元件間的間距很小，故需要較小的間隙壁寬度。

相反的，在高電壓區(qū)域內(nèi)的高壓元件，由于需要較高的擊穿電壓等電性，故其結(jié)構(gòu)上需要較大的間隙壁寬度，以形成分級的(graded)接面。

因此，該技術(shù)領(lǐng)域仍需要一種改良的半導(dǎo)體裝置的制作方法，能夠在盡量不增加光掩模的情況下(最多增加一道光掩模)，提供高壓元件較大的間隙壁寬度，而對存儲器區(qū)域及低電壓區(qū)域內(nèi)的元件提供較小的間隙壁寬度，并且能夠相容于現(xiàn)行的邏輯制作工藝，例如，金屬硅化阻擋(silicide block，SAB)制作工藝等。

技術(shù)實現(xiàn)要素：

本發(fā)明的主要目的在于提供一種半導(dǎo)體裝置的制作方法，僅增加一道光掩模，能夠提供高壓元件較大的間隙壁寬度，對存儲器區(qū)域及低電壓區(qū)域內(nèi)的元件提供較小的間隙壁寬度，并且能夠相容于現(xiàn)行的邏輯制作工藝。

本發(fā)明實施例提供一種半導(dǎo)體裝置的制作方法，包含有：提供一半導(dǎo)體基材，具有一第一區(qū)域及一第二區(qū)域，其中該第一區(qū)域與該第二區(qū)域互不重疊；分別在該第一區(qū)域及該第二區(qū)域的該半導(dǎo)體基材上形成一第一柵極結(jié)構(gòu)及一第二柵極結(jié)構(gòu)；分別于該第一柵極結(jié)構(gòu)及該第二柵極結(jié)構(gòu)側(cè)壁上形成一第一偏間隙壁及一第二偏間隙壁；進(jìn)行一離子注入制作工藝，在該半導(dǎo)體基材表面形成一輕摻雜漏極區(qū)域；分別于該第一柵極結(jié)構(gòu)及該第二柵極結(jié)構(gòu)側(cè) 壁上形成一第一襯墊層及一第二襯墊層；分別于該第一柵極結(jié)構(gòu)及該第二柵極結(jié)構(gòu)側(cè)壁上的該第一襯墊層及該第二襯墊層上形成一第一間隙壁及一第二間隙壁；在該半導(dǎo)體基材上沉積一第三襯墊層，覆蓋該第一區(qū)域及該第二區(qū)域，該第三襯墊層共形的形成在第一間隙壁及該第二間隙壁表面；分別于該第一柵極結(jié)構(gòu)及該第二柵極結(jié)構(gòu)側(cè)壁上的該第三襯墊層上形成一第三間隙壁及一第四間隙壁；形成一犧牲保護(hù)層，僅覆蓋住該第二區(qū)域內(nèi)的該第二柵極結(jié)構(gòu)以及該第四間隙壁；選擇性的剝除該第一區(qū)域內(nèi)的該第三間隙壁；以及去除該犧牲保護(hù)層以及部分該第三襯墊層，顯露出該第一區(qū)域內(nèi)的該第一間隙壁以及該第二區(qū)域內(nèi)的該第四間隙壁。

為讓本發(fā)明的上述目的、特征及優(yōu)點能更明顯易懂，下文特舉優(yōu)選實施方式，并配合所附的附圖，作詳細(xì)說明如下。然而如下的優(yōu)選實施方式與附圖僅供參考與說明用，并非用來對本發(fā)明加以限制者。

附圖說明

圖1至圖9為依據(jù)本發(fā)明實施例所繪示的半導(dǎo)體裝置的制作方法的剖面示意圖。

符號說明

1 半導(dǎo)體裝置

10 半導(dǎo)體基材

11 存儲器結(jié)構(gòu)

30 離子注入制作工藝

101 存儲器區(qū)域

102 周邊區(qū)域

102a 低電壓區(qū)域

102b 高電壓區(qū)域

110 存儲單元

111 浮置柵極穿隧氧化層

112 浮置柵極

113 多晶硅間介電層

114 控制柵極

115 氧化硅層

116 氧化硅間隙壁

118 四乙氧基硅烷氧化硅層

120 柵極結(jié)構(gòu)

121 柵極氧化層

122 多晶硅柵極

125 氧化硅層

126 氮化硅偏間隙壁

130 柵極結(jié)構(gòu)

131 柵極氧化層

132 多晶硅柵極

135 氧化硅層

136 氮化硅偏間隙壁

210 選擇晶體管

211 柵極氧化層

212 多晶硅柵極

215 氧化硅層

216 氧化硅間隙壁

316 氮化硅偏間隙壁

320 輕摻雜漏極區(qū)域

415 氧化硅襯墊層

416 氮化硅間隙壁

425 氧化硅襯墊層

426 氮化硅間隙壁

435 氧化硅襯墊層

436 氮化硅間隙壁

505 氧化硅層

506 氮化硅層

509 犧牲保護(hù)層

516 氮化硅間隙壁

526 氮化硅間隙壁

536 氮化硅間隙壁

具體實施方式

在下文中，將參照附圖說明細(xì)節(jié)，該些附圖中的內(nèi)容也構(gòu)成說明書細(xì)節(jié)描述的一部分，并且以可實行該實施例的特例描述方式來繪示。下文實施例已描述足夠的細(xì)節(jié)使該領(lǐng)域的一般技術(shù)人士得以具以實施。當(dāng)然，也可采行其他的實施例，或是在不悖離文中所述實施例的前提下作出任何結(jié)構(gòu)性、邏輯性、及電性上的改變。因此，下文的細(xì)節(jié)描述不應(yīng)被視為是限制，反之，其中所包含的實施例將由隨附的權(quán)利要求來加以界定。

請參閱圖1至圖9，其為依據(jù)本發(fā)明實施例所繪示的半導(dǎo)體裝置1的制作方法的剖面示意圖。根據(jù)本發(fā)明實施例，所述半導(dǎo)體裝置1可以是一半導(dǎo)體存儲器裝置，或者是包含有存儲器元件、高壓元件與低壓元件的系統(tǒng)單芯片(System-On-a-Chip，SOC)。

如圖1所示，在一半導(dǎo)體基材10上設(shè)置有一存儲器區(qū)域101以及一周邊(periphery)區(qū)域102，其中周邊區(qū)域102又可區(qū)分有一低電壓(low-voltage)區(qū)域102a以及一高電壓(high-voltage)區(qū)域102b。首先，在存儲器區(qū)域101內(nèi)，形成一存儲單元110。根據(jù)本發(fā)明實施例，存儲器結(jié)構(gòu)11可以包括一存儲單元110以及一選擇晶體管210，其中存儲單元110靠近選擇晶體管210而設(shè)置。根據(jù)本發(fā)明實施例，所述半導(dǎo)體基材10可以是一硅基材，但不限于此。根據(jù)本發(fā)明實施例，所述存儲單元110可以是一靜態(tài)隨機存取存儲器(SRAM)存儲單元，但不限于此。

根據(jù)本發(fā)明實施例，所述存儲單元110可包括一多層堆疊結(jié)構(gòu)，由一浮置柵極穿隧氧化層(floating gate tunneling oxide)111、一浮置柵極(floating gate)112、一多晶硅間介電層(interpoly dielectric)113，以及一控制柵極(control gate)114堆疊而成。根據(jù)本發(fā)明實施例，所述選擇晶體管210可包括一柵極氧化層211以及一多晶硅柵極212。熟悉該項技術(shù)者應(yīng)理解，以上存儲器結(jié)構(gòu)僅為例示，并非用以限制本發(fā)明范疇。

根據(jù)本發(fā)明實施例，所述存儲單元110還可包括一氧化硅(silicon oxide)層115，覆蓋在所述多層堆疊結(jié)構(gòu)的表面。根據(jù)本發(fā)明實施例，所述存儲單元110還可包括一氧化硅間隙壁116，設(shè)置在所述多層堆疊結(jié)構(gòu)的側(cè)壁上。

根據(jù)本發(fā)明實施例，所述選擇晶體管210可包括一氧化硅層215，覆蓋在所述多晶硅柵極212的表面以及一氧化硅間隙壁216，設(shè)置在多晶硅柵極 212的側(cè)壁上。根據(jù)本發(fā)明實施例，可還包括一四乙氧基硅烷(TEOS)氧化硅層118，填入所述存儲單元110與選擇晶體管210之間的間隙。

根據(jù)本發(fā)明實施例，在形成上述存儲器區(qū)域101內(nèi)的存儲器結(jié)構(gòu)11之后，接著在周邊區(qū)域102的低電壓區(qū)域102a以及高電壓區(qū)域102b內(nèi)，利用光刻及蝕刻制作工藝分別定義出柵極結(jié)構(gòu)120以及柵極結(jié)構(gòu)130。其中，柵極結(jié)構(gòu)120可包括一柵極氧化層121以及一多晶硅柵極122，而柵極結(jié)構(gòu)130可包括一柵極氧化層131以及一多晶硅柵極132。根據(jù)本發(fā)明實施例，柵極氧化層121的厚度小于柵極氧化層131的厚度。相較于高電壓區(qū)域102b內(nèi)的柵極結(jié)構(gòu)130，低電壓區(qū)域102a內(nèi)的柵極結(jié)構(gòu)120彼此間的距離較接近。

如圖2所示，接著，進(jìn)行一多晶硅再氧化(poly reoxidation)制作工藝，在所述柵極結(jié)構(gòu)120以及所述柵極結(jié)構(gòu)130表面分別形成一氧化硅層125以及一氧化硅層135。然后，在所述柵極結(jié)構(gòu)120以及所述柵極結(jié)構(gòu)130的側(cè)壁上，分別形成一氮化硅(silicon nitride)偏間隙壁(offset spacer)126及氮化硅偏間隙壁136。同時，在所述存儲單元110的側(cè)壁上，也會形成氮化硅偏間隙壁316。

如圖3所示，繼續(xù)對存儲器區(qū)域101以及周邊區(qū)域102進(jìn)行離子注入制作工藝30，將摻質(zhì)注入所述半導(dǎo)體基材10的表面，形成輕摻雜漏極(LDD)區(qū)域320。所述離子注入制作工藝30自動對準(zhǔn)(self-align)氮化硅偏間隙壁126、氮化硅偏間隙壁136以及氮化硅偏間隙壁316。

如圖4所示，在完成離子注入制作工藝30之后，接著于所述柵極結(jié)構(gòu)120的側(cè)壁上，形成一氧化硅襯墊層425及一氮化硅間隙壁426，在所述柵極結(jié)構(gòu)130上，形成一氧化硅襯墊層435及一氮化硅間隙壁436。同時，在所述存儲單元110的側(cè)壁上，也會形成一氧化硅襯墊層415及一氮化硅間隙壁416。形成氧化硅襯墊層415、425、435以及氮化硅間隙壁416、426、436的方法是先沉積一均厚的氧化硅層，然后在沉積一均厚的氮化硅層，再利用一各向異性干蝕刻制作工藝回蝕刻所述氮化硅層以及氧化硅層。

如圖5所示，接著進(jìn)行一化學(xué)氣相沉積(CVD)制作工藝，沉積一均厚的氧化硅層505，例如，厚度約12納米(nm)。然后，沉積一均厚的氮化硅層506，例如，厚度約90納米。

如圖6所示，接著進(jìn)行一各向異性干蝕刻制作工藝，回蝕刻氮化硅層506，直到顯露出下方的氧化硅層505，如此于所述柵極結(jié)構(gòu)120的側(cè)壁上形 成一氮化硅間隙壁526，于所述柵極結(jié)構(gòu)130上形成一氮化硅間隙壁536，在所述存儲單元110的側(cè)壁上形成一氮化硅間隙壁516。根據(jù)本發(fā)明實施例，在顯露出下方的氧化硅層505之后，可以繼續(xù)過蝕刻(over etch)氮化硅間隙壁516、526、536一預(yù)定厚度。根據(jù)本發(fā)明實施例，此時氧化硅層505并未被蝕穿，而保留一預(yù)定厚度。

然后，在周邊區(qū)域102的高電壓區(qū)域102b內(nèi)形成一犧牲保護(hù)層509，例如，TEOS氧化硅，其厚度可以約為15納米左右。根據(jù)本發(fā)明實施例，形成犧牲保護(hù)層509的作法可以先在存儲器區(qū)域101以及周邊區(qū)域102以化學(xué)氣相沉積法全面沉積一TEOS氧化硅層，然后以一光致抗蝕劑圖案將周邊區(qū)域102的高電壓區(qū)域102b內(nèi)的TEOS氧化硅層蓋住，再以濕蝕刻方式去除未被光致抗蝕劑圖案覆蓋的TEOS氧化硅層，再去除該光致抗蝕劑圖案。

如圖7所示，接著可以利用一稀釋氫氟酸(DHF)溶液清除掉氮化硅間隙壁516、526、536表面上的原生氧化硅(native oxide)層，此處理步驟也會蝕刻掉部分厚度的犧牲保護(hù)層509。根據(jù)本發(fā)明實施例，約10納米厚度的犧牲保護(hù)層509會在此步驟中被蝕除。然后，以熱磷酸溶液去除未被犧牲保護(hù)層509覆蓋住的氮化硅間隙壁516、526，僅留下周邊區(qū)域102的高電壓區(qū)域102b內(nèi)的氮化硅間隙壁536。

如圖8所示，在去除氮化硅間隙壁516、526之后，繼續(xù)以稀釋氫氟酸溶液蝕刻掉犧牲保護(hù)層509以及顯露出來的氧化硅層505，如此，在周邊區(qū)域102的高電壓區(qū)域102b內(nèi)的柵極結(jié)構(gòu)130上形成由氧化硅襯墊層435、535以及氮化硅間隙壁436、536所構(gòu)成的雙間隙壁結(jié)構(gòu)。在周邊區(qū)域102的低電壓區(qū)域102a內(nèi)的柵極結(jié)構(gòu)120上則形成由氧化硅襯墊層425以及氮化硅間隙壁426所構(gòu)成的單間隙壁結(jié)構(gòu)。

如圖9所示，進(jìn)行源極/漏極離子注入制作工藝，將摻質(zhì)注入所述半導(dǎo)體基材10的表面，形成源極/漏極區(qū)域920。后續(xù)步驟可繼續(xù)進(jìn)行退火(anneal)、金屬硅化(silicide)制作工藝、接觸制作工藝以及后段金屬化制作工藝。

本發(fā)明上述半導(dǎo)體裝置的制作方法，僅需增加一道光掩模(用來定義圖6中的犧牲保護(hù)層509)，能夠提供高壓元件較大的間隙壁寬度，對存儲器區(qū)域及低電壓區(qū)域內(nèi)的元件提供較小的間隙壁寬度，并且能夠相容于現(xiàn)行的邏輯制作工藝。此外，本發(fā)明制作工藝方法不會傷害到氮化硅偏間隙壁，也不會造成LDD區(qū)域的侵蝕損失。

以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，都應(yīng)屬本發(fā)明的涵蓋范圍。