本發(fā)明是關(guān)于一種半導(dǎo)體結(jié)構(gòu)及其制造方法，特別是是關(guān)于一種半導(dǎo)體封裝結(jié)構(gòu)及其制造方法。

背景技術(shù)：

打線連接(wire bonding)是一種慣常使用的提供半導(dǎo)體封裝結(jié)構(gòu)互連結(jié)構(gòu)(interconnection)的方法。然而，由于導(dǎo)線是一種相對(duì)長的導(dǎo)電路徑，使得電力的消耗以及電容造成問題。此外，導(dǎo)線、焊球及接墊都是占空間的存在，導(dǎo)線的數(shù)目及密度因此受到限制。再者，成本會(huì)隨著導(dǎo)線的數(shù)目增多而增加。

近年來發(fā)展出直通硅穿孔(Through Silicon Via,TSV)，這是另一種提供半導(dǎo)體封裝結(jié)構(gòu)互連結(jié)構(gòu)的方法。直通硅穿孔是通過具有多個(gè)穿孔貫穿于其中的硅基板來提供互連結(jié)構(gòu)。這樣的導(dǎo)電路徑較短，且導(dǎo)電路徑的密度可以很高。然而，其工藝復(fù)雜、成本高昂，產(chǎn)量也是個(gè)問題。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明是關(guān)于一種半導(dǎo)體結(jié)構(gòu)及其制造方法，此種半導(dǎo)體結(jié)構(gòu)包括提供互連結(jié)構(gòu)的新方式。

根據(jù)一些實(shí)施例，半導(dǎo)體封裝結(jié)構(gòu)包括一基板、一第一芯片(chip)、一第一介電層、一介電封裝層及至少一第一導(dǎo)孔(via)。第一芯片設(shè)置于基板上。第一芯片具有一第一著陸區(qū)。第一介電層設(shè)置于第一芯片上。介電封裝層將第一芯片及第一介電層封裝于其中。該至少一第一導(dǎo)孔貫穿介電封裝層及第一介電層。該至少一第一導(dǎo)孔連接至第一芯片的第一著陸區(qū)。

根據(jù)一些實(shí)施例，半導(dǎo)體封裝結(jié)構(gòu)的制造方法包括下列步驟。首先，在一基板上設(shè)置一第一芯片，并在第一芯片上形成一第一介電層。第一芯片具有一第一著陸區(qū)。接著，形成一介電封裝層，將第一芯片及第一介電 層封裝于其中。形成穿過介電封裝層的至少一第一穿孔。延伸該至少一第一穿孔，穿過第一介電層至第一芯片的第一著陸區(qū)。之后，將一導(dǎo)體填充至該至少一第一穿孔中，以形成連接至第一芯片的第一著陸區(qū)的至少一第一導(dǎo)孔。

為了對(duì)本發(fā)明的上述及其他方面有更佳的了解，下文特舉較佳實(shí)施例，并配合所附圖式，作詳細(xì)說明如下：

附圖說明

圖1是根據(jù)一實(shí)施例的半導(dǎo)體封裝結(jié)構(gòu)的示意圖。

圖2是根據(jù)另一實(shí)施例的半導(dǎo)體封裝結(jié)構(gòu)的示意圖。

圖3A～圖3F是根據(jù)一實(shí)施例的半導(dǎo)體封裝結(jié)構(gòu)的制造方法的示意圖。

【符號(hào)說明】

100、100’：半導(dǎo)體封裝結(jié)構(gòu)

102：基板

104、104’：第一芯片

104A、104A’：第一著陸區(qū)

106、106’：第一介電層

108：第一導(dǎo)孔

110：第二芯片

110A、110A’：第二著陸區(qū)

112：第二介電層

114：第二導(dǎo)孔

116：第三芯片

116A：第三著陸區(qū)

118：第三介電層

120：第三導(dǎo)孔

122：第四芯片

122A：第四著陸區(qū)

124：第四介電層

126：第四導(dǎo)孔

128：介電封裝層

130：重布層

A1：剖面面積

A2：剖面面積

A3：剖面面積

A4：剖面面積

O1、O1’：第一穿孔

O2、O2’：第二穿孔

O3、O3’：第三穿孔

O4、O4’：第四穿孔

具體實(shí)施方式

請(qǐng)參照?qǐng)D1，其繪示根據(jù)一實(shí)施例的半導(dǎo)體封裝結(jié)構(gòu)100。半導(dǎo)體封裝結(jié)構(gòu)100包括一基板102、一第一芯片104、一第一介電層106、一介電封裝層128及至少一第一導(dǎo)孔108。第一芯片104設(shè)置于基板102上。第一芯片104具有一第一著陸區(qū)104A。在此，「著陸區(qū)」一詞意指芯片可連接至導(dǎo)孔的區(qū)域。第一介電層106設(shè)置于第一芯片104上。介電封裝層128將第一芯片104及第一介電層106封裝于其中。第一導(dǎo)孔108貫穿介電封裝層128及第一介電層106。第一導(dǎo)孔108連接至第一芯片104的第一著陸區(qū)104A。半導(dǎo)體封裝結(jié)構(gòu)100還可包括一重布層(redistribution layer)130，設(shè)置于介電封裝層128上。重布層130連接至第一導(dǎo)孔108。

半導(dǎo)體封裝結(jié)構(gòu)100還可包括一第二芯片110、一第二介電層112及至少一第二導(dǎo)孔114。第二芯片110設(shè)置于基板102及第一芯片104之間。第二芯片110具有未被第一芯片104覆蓋的一第二著陸區(qū)110A。第二介電層112設(shè)置于第二芯片110及第一芯片104之間。介電封裝層128更將第二芯片110及第二介電層112封裝于其中。第二導(dǎo)孔114貫穿介電封裝層128及第二介電層112。第二導(dǎo)孔114連接至第二芯片110的第二著陸區(qū)110A。重布層130更連接至第二導(dǎo)孔114。

在一實(shí)施例中，如圖1所示，第二著陸區(qū)110A的面積等于或小于第一著陸區(qū)104A的面積。然而，本發(fā)明并不受限于此。如圖2所示，在半 導(dǎo)體封裝結(jié)構(gòu)100’中，尺寸較小的第一芯片104’及第一介電層106’可設(shè)置于最上方。此時(shí)，第二著陸區(qū)110A’的面積可大于第一著陸區(qū)104A’的面積。在一實(shí)施例中，如圖1所示，第二導(dǎo)孔114的數(shù)目等于或少于第一導(dǎo)孔108的數(shù)目。然而，本發(fā)明并不受限于此。如圖2所示，第二導(dǎo)孔114的數(shù)目可多于第一導(dǎo)孔108的數(shù)目。在一實(shí)施例中，如圖1所示，第二導(dǎo)孔114的剖面面積A2等于或大于第一導(dǎo)孔108的剖面面積A1。然而，本發(fā)明并不受限于此。

半導(dǎo)體封裝結(jié)構(gòu)100還可包括一第三芯片116、一第三介電層118及至少一第三導(dǎo)孔120。第三芯片116設(shè)置于基板102及第二芯片110之間。第三芯片116具有未被第二芯片110覆蓋的一第三著陸區(qū)116A。第三介電層118設(shè)置于第三芯片116及第二芯片110之間。介電封裝層128更將第三芯片116及第三介電層118封裝于其中。第三導(dǎo)孔120貫穿介電封裝層128及第三介電層118。第三導(dǎo)孔120連接至第三芯片116的第三著陸區(qū)116A。重布層130更連接至第三導(dǎo)孔120。

在一實(shí)施例中，如圖1所示，第三著陸區(qū)116A的面積等于或小于第二著陸區(qū)110A的面積。在一實(shí)施例中，如圖1所示，第三導(dǎo)孔120的數(shù)目等于或少于第二導(dǎo)孔114的數(shù)目。在一實(shí)施例中，如圖1所示，第三導(dǎo)孔120的剖面面積A3等于或大于第二導(dǎo)孔114的剖面面積A2。然而，本發(fā)明并不受限于此。

半導(dǎo)體封裝結(jié)構(gòu)100還可包括一第四芯片122、一第四介電層124及至少一第四導(dǎo)孔126。第四芯片122設(shè)置于基板102及第三芯片116之間。第四芯片122具有未被第三芯片116覆蓋的一第四著陸區(qū)122A。第四介電層124設(shè)置于第四芯片122及第三芯片116之間。介電封裝層128更將第四芯片122及第四介電層124封裝于其中。第四導(dǎo)孔126貫穿介電封裝層128及第四介電層124。第四導(dǎo)孔126連接至第四芯片122的第四著陸區(qū)122A。重布層130更連接至第四導(dǎo)孔126。

在一實(shí)施例中，如圖1所示，第四著陸區(qū)122A的面積等于或小于第三著陸區(qū)116A的面積。在一實(shí)施例中，如圖1所示，第四導(dǎo)孔126的數(shù)目等于或少于第三導(dǎo)孔120的數(shù)目。在一實(shí)施例中，如圖1所示，第四導(dǎo)孔126的剖面面積A4等于或大于第三導(dǎo)孔120的剖面面積A3。然而，本 發(fā)明并不受限于此。

根據(jù)一實(shí)施例，重布層130可由銅(Cu)或鎢(W)形成。根據(jù)一實(shí)施例，第一導(dǎo)孔108、第二導(dǎo)孔114、第三導(dǎo)孔120及第四導(dǎo)孔126可由銅或鎢形成。根據(jù)一實(shí)施例，第一介電層106、第二介電層112、第三介電層118及第四介電層124是由不同于介電封裝層128的材料的材料形成。舉例來說，第一介電層106、第二介電層112、第三介電層118及第四介電層124可由氧化物形成，介電封裝層128可由光敏性的聚酰亞胺形成。

現(xiàn)在請(qǐng)參照?qǐng)D3A～圖3F，其繪示根據(jù)一實(shí)施例的半導(dǎo)體封裝結(jié)構(gòu)100的制造方法。

請(qǐng)參照?qǐng)D3A，在一基板102上設(shè)置一第一芯片104，并在第一芯片104上形成一第一介電層106。第一芯片104具有一第一著陸區(qū)104A。此外，可在基板102及第一芯片104之間設(shè)置一第二芯片110，并在第二芯片110及第一芯片104之間形成一第二介電層112。第二芯片110具有未被第一芯片104覆蓋的一第二著陸區(qū)110A?？稍诨?02及第二芯片110之間設(shè)置一第三芯片116，并在第三芯片116及第二芯片110之間形成一第三介電層118。第三芯片116具有未被第二芯片110覆蓋的一第三著陸區(qū)116A?？稍诨?02及第三芯片116之間設(shè)置一第四芯片122，并在第四芯片122及第三芯片116之間形成一第四介電層124。第四芯片122具有未被第三芯片116覆蓋的一第四著陸區(qū)122A。在一實(shí)施例中，第一介電層106、第二介電層112、第三介電層118及第四介電層124是由氧化物形成。

根據(jù)一實(shí)施例，第一著陸區(qū)104A的面積可等于或大于第二著陸區(qū)110A的面積，第二著陸區(qū)110A的面積可等于或大于第三著陸區(qū)116A的面積，且/或第三著陸區(qū)116A的面積可等于或大于第四著陸區(qū)122A的面積。如此一來，需要較多互連結(jié)構(gòu)的芯片可放置于最上方，并具有較大的著陸區(qū)。

請(qǐng)參照?qǐng)D3B，形成一介電封裝層128。介電封裝層128將第一芯片104及第一介電層106封裝于其中。介電封裝層128還可將第二芯片110、第二介電層112、第三芯片116、第三介電層118、第四芯片122及第四介電層124封裝于其中。介電封裝層128可由不同于第一介電層106、第二 介電層112、第三介電層118及第四介電層124的材料的材料形成。在一實(shí)施例中，介電封裝層128是由光敏性的聚酰亞胺形成，其易于進(jìn)行處理、且具有成本上的優(yōu)勢(shì)。然而，也可以使用其他材料。

請(qǐng)參照?qǐng)D3C，形成穿過介電封裝層128的至少一第一穿孔O1?？赏瑫r(shí)形成穿過介電封裝層128的至少一第二穿孔O2、至少一第三穿孔O3及至少一第四穿孔O4。第一穿孔O1、第二穿孔O2、第三穿孔O3及第四穿孔O4分別對(duì)應(yīng)于第一著陸區(qū)104A、第二著陸區(qū)110A、第三著陸區(qū)116A及第四著陸區(qū)122A。第一穿孔O1、第二穿孔O2、第三穿孔O3及第四穿孔O4可由光刻工藝(lithography process)形成?？蛇x擇性地進(jìn)行烘烤工藝(baking process)(對(duì)于光敏性的聚酰亞胺來說，不需進(jìn)行此一工藝)。

根據(jù)一實(shí)施例，第一穿孔O1的數(shù)目可等于或多于第二穿孔O2的數(shù)目，第二穿孔O2的數(shù)目可等于或多于第三穿孔O3的數(shù)目，且/或第三穿孔O3的數(shù)目可等于或多于第四穿孔O4的數(shù)目。如此一來，可提供較多的導(dǎo)孔給位于最上方、需要較多互連結(jié)構(gòu)的芯片。

根據(jù)一實(shí)施例，第一穿孔O1的剖面面積可等于或小于第二穿孔O2的剖面面積，第二穿孔O2的剖面面積可等于或小于第三穿孔O3的剖面面積，且/或第三穿孔O3的剖面面積可等于或小于第四穿孔O4的剖面面積。由于需要較多互連結(jié)構(gòu)的芯片可設(shè)置于最上方，其對(duì)應(yīng)的穿孔深度可以較淺。如此一來，這些穿孔可具有較小的剖面面積，穿孔的密度可因此提高。而深度較深的穿孔可具有較大的剖面面積，因此可得到較大的工藝容許范圍(process window)。

請(qǐng)參照?qǐng)D3D，延伸第一穿孔O1，穿過第一介電層106至第一芯片104的第一著陸區(qū)104A。同時(shí)，可延伸第二穿孔O2，穿過第二介電層112至第二芯片110的第二著陸區(qū)110A?？裳由斓谌┛譕3，穿過第三介電層118至第三芯片116的第三著陸區(qū)116A。并且，可延伸第四穿孔O4，穿過第四介電層124至第四芯片122的第四著陸區(qū)122A。延伸的第一穿孔O1’、第二穿孔O2’、第三穿孔O3’及第四穿孔O4’可由刻蝕工藝形成。相較于穿過硅基板而形成的直通硅穿孔，第一穿孔O1’、第二穿孔O2’、第三穿孔O3’及第四穿孔O4’能夠以較容易的方式形成，因此其產(chǎn)量不構(gòu)成問題。再者，由于只進(jìn)行一次光刻工藝及一次刻蝕工藝，成本可以降低。

請(qǐng)參照?qǐng)D3E，將一導(dǎo)體填充至第一穿孔O1’中，以形成連接至第一芯片104的第一著陸區(qū)104A的至少一第一導(dǎo)孔108。同時(shí)，可將導(dǎo)體填充至第二穿孔O2’中，以形成連接至第二芯片110的第二著陸區(qū)110A的至少一第二導(dǎo)孔114?？蓪?dǎo)體填充至第三穿孔O3’中，以形成連接至第三芯片116的第三著陸區(qū)116A的至少一第三導(dǎo)孔120。并且，可將導(dǎo)體填充至第四穿孔O4’中，以形成連接至第四芯片122的第四著陸區(qū)122A的至少一第四導(dǎo)孔126。導(dǎo)體例如可為銅或鎢。

第一導(dǎo)孔108的數(shù)目可等于或多于第二導(dǎo)孔114的數(shù)目，第二導(dǎo)孔114的數(shù)目可等于或多于第三導(dǎo)孔120的數(shù)目，且/或第三導(dǎo)孔120的數(shù)目可等于或多于第四導(dǎo)孔126的數(shù)目。第一導(dǎo)孔108的剖面面積A1可等于或小于第二導(dǎo)孔114的剖面面積A2，第二導(dǎo)孔114的剖面面積A2可等于或小于第三導(dǎo)孔120的剖面面積A3，且/或第三導(dǎo)孔120的剖面面積A3可等于或小于第四導(dǎo)孔126的剖面面積A4。

由于第一導(dǎo)孔108、第二導(dǎo)孔114、第三導(dǎo)孔120及第四導(dǎo)孔126可由相同的步驟形成，因此成本不會(huì)受到導(dǎo)孔的數(shù)目及尺寸影響。此外，第一導(dǎo)孔108、第二導(dǎo)孔114、第三導(dǎo)孔120及第四導(dǎo)孔126的剖面面積可以只有約2微米×2微米，遠(yuǎn)小于打線連接中一般使用的接墊的尺寸(例如60微米×60微米)，因此導(dǎo)電路徑的密度可大幅度的提升。

請(qǐng)參照?qǐng)D3F，可在介電封裝層128上形成一重布層130。重布層130連接至第一導(dǎo)孔108。重布層130還可連接至第二導(dǎo)孔114、第三導(dǎo)孔120及第四導(dǎo)孔126。重布層130可由銅或鎢形成。

綜上所述，雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬技術(shù)領(lǐng)域中具有通常知識(shí)者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種之更動(dòng)與潤飾。因此，本發(fā)明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求范圍所界定的為準(zhǔn)。