本發(fā)明關(guān)于一種半導體裝置，特別是關(guān)于一種具有自對準接觸插塞(self-aligned contact,SAC)的半導體裝置。

背景技術(shù)：

半導體產(chǎn)業(yè)持續(xù)地改善不同的電子組件的整合密度，通過持續(xù)降低最小器件尺寸，讓更多組件能夠在給定的面積中整合。然而，不論是縮小半導體器件其本身的尺寸，或是縮小半導體器件間的距離，都會發(fā)生一些工藝上的問題。

例如，隨著存儲器尺寸逐漸縮小，為了克服愈來愈小的線寬及防止接觸插塞發(fā)生對準失誤(misalignment)，會采用自對準接觸插塞裝置。然而，在自對準接觸插塞工藝中，接觸插塞的尺寸縮小之后，刻蝕的難度變高，工藝寬裕度(window)變小。為能去除刻蝕工藝中的殘留物，確保接觸開口能完全開啟，通常會進行長時間的刻蝕，以避免接觸開口無法完全開啟。然而，由于在進行光刻時，時常發(fā)生對準失誤的情形，且接觸窗開口與襯底的垂直面又通常成一傾斜角，當刻蝕的時間過長，很容易使得柵極的尖角露出，導致接觸插塞中的金屬材料與柵極接觸或是過于靠近，進而造成短路。

此外，接觸插塞的尺寸縮小亦會壓縮導電柱著陸區(qū)(landing area)的空間，因而容易產(chǎn)生對準失誤的問題。因此，業(yè)界亟需一種可在不壓縮接觸插塞的著陸區(qū)的情況下縮小存儲器尺寸的方法，進而提升接觸插塞的窗口裕度。

技術(shù)實現(xiàn)要素：

本發(fā)明提供一種半導體裝置，包括：多個柵極，形成于一存儲單元區(qū)上；多個源極/漏極，分別形成于所述柵極的兩側(cè)；多個源極接觸插塞及多個漏極接觸插塞，分別形成于源極及漏極之上，其中上述各個源極接觸插塞及漏極接觸插塞皆為柱狀；以及一圖案化的第一導電層，形成于所述源極接觸插塞及漏極接觸插塞上，其中所述圖案化的第一導電層包括：一多重連接部，同時與多個源極接觸插塞接觸；以及多個單 一連接部，每一單一連接部皆與一個漏極接觸插塞接觸。

本發(fā)明另提供一種半導體裝置，包括：多個柵極，形成于一存儲單元區(qū)上；多個源極/漏極，分別形成于所述柵極的兩側(cè)；多個源極接觸插塞及多個漏極接觸插塞，分別形成于源極及漏極之上，其中上述各個源極接觸插塞及漏極接觸插塞皆為柱狀；以及一圖案化的第一導電層，形成于所述源極接觸插塞及漏極接觸插塞上，其中所述圖案化的第一導電層包括：多個單一連接部，每一單一連接部皆與一個源極接觸插塞或漏極接觸插塞接觸。

本發(fā)明的有益效果是：本發(fā)明的半導體裝置具有位于接觸插塞之上且與其接觸的圖案化導電層，圖案化導電層可作為導電柱與接觸插塞連接的著陸區(qū)。此圖案化導電層具有大于接觸插塞頂面的面積，使得接觸插塞的關(guān)鍵尺寸得以縮小，避免接觸插塞與字線距離過近而產(chǎn)生短路，且可降低導電柱對準失誤的機率。

附圖說明

圖1A～1I為根據(jù)本發(fā)明一實施例的半導體裝置于工藝中間階段的剖面示意圖；

圖2～4為根據(jù)本發(fā)明一實施例的半導體裝置于工藝中間階段的俯視圖；

圖5～6為根據(jù)本發(fā)明一實施例的半導體裝置于工藝中間階段的立體圖；

圖7為根據(jù)本發(fā)明一實施例的半導體裝置于工藝中間階段的俯視圖；

圖8為根據(jù)本發(fā)明一實施例的半導體裝置于工藝中間階段的立體圖。

附圖標號說明

100 半導體裝置；

102 襯底；

104 柵極；

104a 間隔物；

106a 源極；

106b 漏極；

108 第一材料層；

110 虛設(shè)插塞；

112 第二材料層；

114 介電層；

116 頂蓋層；

118 鑲嵌開口；

120 接觸開口；

122 接觸插塞；

122a 源極接觸插塞；

122b 漏極接觸插塞；

124 第一導電層；

124a 多重連接部；

124b 單一連接部；

126 導電柱；

200 半導體裝置；

222a 源極接觸插塞；

222b 漏極接觸插塞；

224 第一導電層；

224b 單一連接部；

W1～W3 寬度；

A1～A3 面積。

具體實施方式

以下配合圖式詳述本發(fā)明的實施例，應注意的是，圖式并未按照比例繪制以便清楚表現(xiàn)本發(fā)明特征，在說明書及圖式中，同樣或類似的器件將以類似的符號表示。

本發(fā)明的半導體裝置具有位于接觸插塞之上且與其接觸的圖案化導電層，圖案化導電層可作為導電柱與接觸插塞連接的著陸區(qū)。此圖案化導電層具有大于接觸插塞頂面的面積，使得接觸插塞的關(guān)鍵尺寸得以縮小，避免接觸插塞與字線距離過近而產(chǎn)生短路，且可降低導電柱對準失誤的機率。

請參照圖1A，首先，提供襯底102，襯底102可為存儲器的存儲單元區(qū)。襯底102的材料可為硅襯底、鍺化硅襯底、或碳化硅襯底，但不限于此。再者，襯底102亦可為硅覆絕緣體襯底、多層襯底、梯度襯底、混成定向襯底等。

接著，于襯底102上分別形成多個柵極104，并且于每一柵極104與襯底102之間形 成柵極介電層(未繪示)。柵極104可為摻雜多晶硅。柵極介電層可包括介電材料，例如氧化硅、氮化硅、氮氧化硅、高介電常數(shù)的介電材料等。高介電材料包含氧化鉿、硅酸鉿、氮氧化鉿硅、氧化鉿鉭等。柵極104尚可包括間隔物104a，形成于柵極104的側(cè)壁上。間隔物104a可包括一或多種介電材料，例如，氮化硅、碳化硅、氮化硅碳或上述的組合。再者，襯底102更可具有多個源極/漏極106a/106b分別形成于柵極104的兩側(cè)。此外，在一些實施例中，可視情況地在源極106a/漏極106b上形成金屬硅化物(未繪示)，以降低接觸電阻，金屬硅化物的材料例如可為硅化鈷、硅化鎢、硅化鈦或上述的組合。

請參照圖1B，接著，形成第一材料層108于襯底102上，其中第一材料層108覆蓋柵極104并填入柵極104之間。第一材料層108在后續(xù)用來形成虛設(shè)插塞(dummy plug)，其材料可為多晶硅、二氧化硅、氮氧化硅、氮化硅、或前述的組合，但不限于此。第一材料層108的形成方法可包括，化學或物理氣相沉積、旋轉(zhuǎn)涂布等，但不限于此。此外，在一些實施例中，可對第一材料層108的表面進行平坦化工藝，例如，化學機械研磨工藝。

請參照圖1C，接著，刻蝕部分第一材料層108，以于柵極104之間形成虛設(shè)插塞110，在后續(xù)工藝中將會置換為接觸插塞。其中虛設(shè)插塞110可為多個柱狀，例如，多個圓柱狀、四角柱、五角柱狀、或其類似形狀，排列于柵極104之間。移除部分第一材料層108的方法可為，利用一圖案化掩膜進行濕刻蝕或干刻蝕，例如，反應式離子刻蝕。

請參照圖1D，再者，形成第二材料層112于襯底102上，使第二材料層112填入柵極104與虛設(shè)插塞110的間隙。第二材料層112與第一材料層108相異，且較佳與第一材料108有高刻蝕選擇性。第二材料層112可為氮化硅、碳化硅、氮化硅碳、氮氧化硅、碳氧化硅、或上述的組合，但不限于此。形成第二材料層112的方法可參閱第一材料層108。接著，對第一材料層108及第二材料層112進行平坦化工藝直到暴露出柵極104及虛設(shè)插塞110的頂面。

承上述，圖2為經(jīng)上述工藝處理的半導體裝置100的俯視圖，可對應于圖1D一并參考，值得注意地，無論是位于源極106a或是漏極106b上的虛設(shè)插塞110皆為柱狀。不同于現(xiàn)有技術(shù)中，源極上方為長條狀的接觸器件，漏極上方為柱狀的接觸器件。由于在本揭露中源極及漏極上方的接觸器件皆為柱狀圖案，因此可避免現(xiàn)有方法因接觸 器件具有不同圖案，而導致不同形狀的接觸器件所需的刻蝕時間不一致，更進而產(chǎn)生可靠度問題。此外亦可避免源極及漏極的接觸器件因構(gòu)型不同而產(chǎn)生的接合泄漏及高電阻問題。

接著，請參照圖1E，形成介電層114于第二材料層112及虛設(shè)插塞110的頂面上，接著，形成頂蓋層116于介電層114之上。介電層114的材料可為硅酸鹽或以硅氧烷為前驅(qū)物形成的氧化物，例如，四乙氧基硅烷氧化物或硼磷硅玻璃。頂蓋層116的材料可為氮化硅、氮氧化硅等。介電層114及頂蓋層116的形成方法可參閱第一材料層108。在一些實施例中，可視需要分別對介電層114及頂蓋層116的表面進行平坦化工藝。

接著，請參照圖1F，將頂蓋層116及介電層114圖案化，只留下部分位于柵極104上方的頂蓋層116及介電層114，而被移除的位置則形成鑲嵌開口118(damascene opening)，將于后續(xù)填入導電材料。值得注意地，源極106a上方被移除的部分為長條狀，而漏極106b上方被移除的部分則為多個塊狀，此部分將于圖4作更詳細的說明。

請參照圖1G，接著，移除間隔物104a之間的虛設(shè)插塞110以形成多個接觸開口120。形成接觸開口120的方法可為干刻蝕、濕刻蝕、或前述的組合。

請參照圖1H及圖1I，再者，于接觸開口120以及鑲嵌開口118中填入導電材料，以分別形成接觸插塞122及圖案化的第一導電層124。導電材料可包括鎢、銅、鋁、前述的合金、金屬硅化物、其他合適的金屬或前述的組合。填入導電材料的方法可為化學或物理氣相沉積。在一些實施例中，在沉積后可接著對第一導電層124的表面進行平坦化工藝。在一些實施例中，形成接觸插塞122及第一導電層124的步驟亦可分開進行。

此外，圖3為完成接觸插塞122的半導體裝置100的俯視圖(未繪示介電層114、頂蓋層116及第一導電層124)，可對應于圖1H一并參考。其中多個接觸插塞122位于源極106a之上，定義為源極接觸插塞122a，同樣地，多個接觸插塞122位于漏極106b之上，定義為漏極接觸插塞122b。值得注意地，源極接觸插塞122a及漏極接觸插塞122b皆為柱狀。

圖4為完成第一導電層124的半導體裝置100的俯視圖，可對應于圖1I一并參考，其中圖案化的第一導電層124，分別形成于源極接觸插塞122a以及漏極接觸插塞122b之上。應注意的是，圖案化的第一導電層124可具有多個多重連接部124a以及多個單一連接部124b，其中每一多重連接部124a同時與多個源極接觸插塞122a實體上(physically)接觸，而每一單一連接部124b皆與一個漏極接觸插塞122b實體上接觸。

詳細請參照圖5，其為完成第一導電層124的半導體裝置100的示意圖。半導體裝置100可具有多個柱狀的源極接觸插塞122a及柱狀的漏極接觸插塞122b，以及圖案化的第一導電層124位于源極接觸插塞122a及漏極接觸插塞122b之上。且多個源極接觸插塞122a同時與第一導電層124的多重連接部124a實體上接觸，而每一個漏極接觸插塞122b皆與一個單一連接部124b實體上接觸。再者，圖案化的第一導電層124實際上是鑲嵌于介電層114及頂蓋層116之間。

再者，可同時參照圖4、圖5及圖1I，第一導電層124的多重連接部124a及單一連接部124b的寬度為W1，源極接觸插塞122a及漏極接觸插塞122b的寬度為W2，而柵極104的兩相對間隔物104a的底部寬度為W3，而W3實際上是對應于字線與字線的間距。

應注意的是，第一導電層124的多重連接部124a及單一連接部124b的寬度W1分別大于源極接觸插塞122a及漏極接觸插塞122b的寬度W2。在一些實施例中，多重連接部124a及單一連接部124b的寬度W1分別為源極接觸插塞122a及漏極接觸插塞122b的寬度W2的101％～300％，例如，120％、150％、180％。實際上，第一導電層124的多重連接部124a的面積A1及單一連接部124b的面積A2亦分別大于源極接觸插塞122a以及漏極接觸插塞122b的頂面面積A3。在一些實施例中，單一連接部124b的面積A2為漏極接觸插塞122b的頂面面積A3的101％～300％，例如，140％、200％、250％。特別地，圖案化的第一導電層124將可代替接觸插塞122作為將于后續(xù)形成的導電柱126(請參照圖6)的著陸區(qū)，并且電連接接觸插塞122及導電柱126。由于圖案化的第一導電層124的寬度及面積大于接觸插塞122，使得導電柱126可輕易地著陸于第一導電層124，降低對準失誤的機會。

再者，源極接觸插塞122a及漏極接觸插塞122b的寬度W2分別小于兩相對間隔物104a的底部寬度W3(字線間距)。在一些實施例中，源極接觸插塞122a及漏極接觸插塞122b的寬度W2分別為兩相對間隔物104a的底部寬度W3的10％～99％，例如，60％、70％、80％、90％。承上述，接觸插塞122的關(guān)鍵尺寸小于字線間距，因此可避免接觸插塞122與字線距離過于接近而產(chǎn)生短路。又，因圖案化第一導電層124的面積大于接觸插塞122，亦不會產(chǎn)生因接觸插塞122尺寸縮小而衍生導電柱126對準失誤的問題。

此外，多重連接部124a及單一連接部124b的寬度W1亦分別大于兩相對間隔物104a的底部寬度W3(字線間距)。在一些實施例中，多重連接部124a及單一連接部124b的寬度W1分別為兩相對間隔物104a的底部寬度W3的101％～400％，例如，110％、 120％、150％、250％、280％、300％、320％。圖案化的第一導電層124的寬度W1大于字線間距W3，因此第一導電層124亦可容易對準于相應的柵極之間，且能確保第一導電層124完整包覆接觸插塞122，降低接面電阻(contact resistance)，避免額外漏電路徑。

應注意的是，雖然上述實施例中，第一導電層124的多重連接部124a及單一連接部124b的寬度皆以W1表示，而源極接觸插塞122a及漏極接觸插塞122b的寬度皆以W2表示。但實際上，第一導電層124的多重連接部124a及單一連接部124b的寬度可為不同，而源極接觸插塞122a及漏極接觸插塞122b的寬度亦可為不同。

最后，在一些實施例中，請參照圖6，可進一步形成導電柱126于圖案化的第一導電層124之上。導電柱126的材料可包括鎢、銅、鋁、前述的合金、金屬硅化物、其他合適的金屬或前述的組合。另外，導電柱126亦可電連接第一導電層124及形成于導電柱126之上的第二導電層(未繪示)。

圖7繪示本發(fā)明另一實施例的半導體裝置200在完成第一導電層后的俯視圖。其結(jié)構(gòu)與半導體裝置100大致相同，僅圖案化第一導電層224的構(gòu)型不同。亦即，半導體裝置200的圖案化第一導電層224具有多個單一連接部224b，分別形成于源極接觸插塞222a及漏極接觸插塞222b上，每一單一連接部224b皆與一個源極接觸插塞222a或漏極接觸插塞222b接觸。與半導體裝置100不同的是，無論位于源極接觸插塞222a或是漏極接觸插塞222b上的第一導電層224皆為塊狀。

請參照圖8，其為完成第一導電層224的半導體裝置200的立體圖。半導體裝置200包括多個柱狀的源極接觸插塞222a及柱狀的漏極接觸插塞222b，以及圖案化的第一導電層224位于源極接觸插塞222a及漏極接觸插塞222b之上。且每一個源極接觸插塞222a及漏極接觸插塞222b皆與一個單一連接部224b實體上接觸。再者，圖案化的第一導電層224實際上是鑲嵌于介電層114及頂蓋層116之間。

值得注意的是，半導體裝置200可直接地形成一第二導電層(未繪示)于圖案化的第一導電層224之上，不需形成導電柱。這是因為每一個源極接觸插塞222a及漏極接觸插塞222b皆與圖案化的第一導電層224的一個單一連接部224b接觸，可對每一個源極接觸插塞222a及漏極接觸插塞222b進行獨立的電性控制。因此，半導體裝置200不需形成導電柱，具有減少工藝時間及降低成本的優(yōu)點。

綜上所述，本發(fā)明提供的半導體裝置，通過形成位于接觸插塞之上且于其實體上接觸的圖案化導電層，作為導電柱與接觸插塞連接的著陸區(qū)。圖案化導電層會自行對 準于接觸插塞，其具有大于接觸插塞頂面的面積，使得接觸插塞的關(guān)鍵尺寸得以縮小，避免接觸插塞與字線距離過近而產(chǎn)生短路或使柵極的尖角露出，且亦可降低導電柱對準失誤的機率。再者，不同于現(xiàn)有技術(shù)的是，本發(fā)明提供的半導體裝置的源極接觸插塞以及漏極接觸插塞皆為柱狀，可避免因為接觸插塞的形狀不同而造成各開口的刻蝕程度不一致，進而產(chǎn)生可靠度問題。此外，形狀相同的接觸插塞刻蝕程度較一致，亦可避免接合泄漏。