本發(fā)明涉及一種顯示面板的結構，且特別涉及一種具有靜電防護的顯示面板。

背景技術：

目前常見的薄膜晶體管液晶顯示器(Thin film transistor liquid crystal display，TFT-LCD)包括主動元件陣列基板、彩色濾光片及背光模塊。主動元件陣列基板是將薄膜晶體管設置于基板上，而薄膜晶體管用以控制子像素(sub-pixel)的電壓，藉此調節(jié)液晶分子偏轉角度，再透過偏光片進一步決定子像素的灰階。透過子像素的灰階搭配上彩色濾光片，從而發(fā)出紅藍綠顏色的子像素便構成影像畫面。

一般來說，在組裝一薄膜晶體管液晶顯示器的工序中，每個步驟都有可能引發(fā)靜電累積。當主動元件陣列基板的靜電累積至一定程度時，往往會導致大量的靜電放電(Electro-Static discharge,ESD)，造成內部元件或線路損壞或被擊穿。因此，如何做好靜電防護顯得越發(fā)重要。

技術實現要素：

本發(fā)明實施例提供一種顯示面板，其所形成的第一迭構單元以及第二迭構單元能改善顯示區(qū)內的靜電放電(Electrostatic Discharge，ESD)的情況。

本發(fā)明其中一實施例所提供的一種顯示面板，其包括基板、第一迭構單元以及第二迭構單元?；寰哂酗@示區(qū)與非顯示區(qū)。第一迭構單元設置于基板上且位于非顯示區(qū)。第一迭構單元與由顯示區(qū)延伸至非顯示區(qū)的掃描線連接。第一迭構單元包括第一導電層、第二導電層、至少一第一通孔及第一凸出部。第一導電層位于第二導電層與所述基板之間。第一通孔連通第一導電層與第二導電層。第一凸出部與第一導電層或第二導電層至少其中之一連接。

第二迭構單元設置于基板上且位于非顯示區(qū)。第二迭構單元包括第三導電層、第四導電層、半導體層、至少一第二通孔及第二凸出部。第三導電層位于第四導電層與基板之間。半導體層位于第三導電層與第四導電層之間。第二通孔連通第三導電層與第四導電層。第二凸出部與第三導電層或第四導電層至少其中之一連接，其中，第一凸出部與第二凸出部相對設置。

綜上所述，本發(fā)明實施例所提供的顯示面板包括第一迭構單元以及第二迭構單元，其中，第二迭構單元的第二凸出部與第一迭構單元的第一凸出部相對設置，從而在第一凸出部的尖端的電荷透過尖端放電而與第二凸出部的電荷進行中和。

值得說明的是，第一迭構單元具有第一通孔，第二迭構單元具有第二通孔及第三通孔。未被中和的多余電荷可以透過第二凸出部的第三導電層的串接部來傳遞至另一第二迭構單元而導出，此外亦可以透過第二通孔而由第三導電層傳遞至第四導電層而導出，或是透過第三通孔而由第三導電層傳遞至半導體層且累積儲存于半導體層內。

另外，倘若第二通孔因故失效而無法將未被中和的多余電荷由第三導電層傳遞至第四導電層而導出時，可以加工第三通孔，例如是以激光(laser)打穿半導體層，來使得第四導電層能夠與第三導電層熔接 (welding)。因此，未被中和的多余電荷亦可以透過加工后的第三通孔而能由第三導電層傳遞至第四導電層而導出。

另外，顯示面板可以更包括半導體元件，半導體元件與第一迭構單元及第二迭構單元連接，來自于顯示區(qū)內的多余電荷亦可以藉由半導體元件而導出，有助于避免靜電累積所造成的元件損害。

此外，為避免尖端放電在第一凸出部及第二凸出部以外的地方發(fā)生，第一導電層、第二導電層、第三導電層及第四導電層的轉角可以具有切角。

為了能更進一步了解本發(fā)明的特征及技術內容，請參閱以下有關本發(fā)明的詳細說明與附圖，然而附圖僅提供參考與說明用，并非用來對本發(fā)明加以限制。

附圖說明

圖1是本發(fā)明一實施例的顯示面板的部分概略俯視示意圖。

圖2是圖1中沿線O-O剖面所繪示的剖面示意圖。

圖3A是圖1中沿線P-P剖面所繪示的剖面示意圖。

圖3B是圖1中沿線Q-Q剖面所繪示的剖面示意圖。

圖4是圖1中沿線R-R剖面所繪示的剖面示意圖。

具體實施方式

在附圖中展示一些例示性實施例，而在下文將參閱附圖以更充分地描述各種例示性實施例。值得說明的是，本發(fā)明概念可能以許多不同形式來體現，且不應解釋為限于本文中所闡述的例示性實施例。確切而言，提供此等例示性實施例使得本發(fā)明將為詳盡且完整，且將向本領域技術人員充 分傳達本發(fā)明概念的范圍。在每個圖中，為了使得所繪示的各層及各區(qū)域能夠清楚明確，而可夸大其相對大小的比例，而且類似數字始終指示類似元件。

圖1是本發(fā)明一實施例的顯示面板的部分概略俯視示意圖。一般來說，顯示面板可以為一液晶面板、有機激發(fā)光面板等。以液晶面板來說，大體上在一基板100和一對置基板之間密封液晶層?；?00具有顯示區(qū)M1與非顯示區(qū)M2，此所述的非顯示區(qū)M2環(huán)設于顯示區(qū)M1外，且非顯示區(qū)M2包括柵極驅動電路與數據驅動電路等的周邊走線區(qū)域。基板100上設置有至少一第一迭構單元A1、至少一第二迭構單元A2、主動元件陣列、掃描線SL和數據線DL。各掃描線SL彼此平行且以列的方向由顯示區(qū)M1延伸至非顯示區(qū)M2，而各數據線DL彼此平行且以行的方向由顯示區(qū)M1延伸至非顯示區(qū)M2。其中，這些掃描線SL與數據線DL彼此交錯且定義出多個子像素單元，而各主動元件則設置于顯示區(qū)M1且位于這些掃描線SL與數據線DL的交錯處。第一迭構單元A1與第二迭構單元A2皆位于非顯示區(qū)M2且彼此相對設置，而第一迭構單元A1與一延伸至非顯示區(qū)M2的掃描線SL連接。

圖2是圖1中沿線O-O剖面所繪示的剖面示意圖。請參閱圖2且配合對照圖1，第一迭構單元A1包括第一導電層112以及第二導電層132。第一導電層112設置于基板100上，而第二導電層132位于第一導電層112之上，亦即，第一導電層112位于第二導電層132與基板100之間。值得說明的是，第二導電層132大致上迭設于第一導電層112之上，由俯視視角自對置基板往基板100的方向觀之，第一導電層112的幾何中心與第二導電層132的幾何中心在垂直于基板100的方向不重合，也就是說，第一導電層112的邊緣與第二導電層132的邊緣不重合，亦即第一導電層112的邊緣與第二導電層132的邊緣系錯開的。

第一導電層112與掃描線SL相連接，實際上，第一導電層112與掃描線SL皆同屬于同一層的導電層110，因此，其可透過同一道工藝來共 同形成。此外，實際上，第二導電層132與數據線DL皆同屬于同一層的導電層130，因此，其可透過同一道工藝來共同形成。

第一迭構單元A1可以包括第一絕緣層142，而第一絕緣層142位于第一導電層112上。實際上，第一絕緣層142與柵極絕緣層(gate insulating layer，GIL)互相連接，且同屬于同一層的絕緣層140。第一絕緣層142形成有第一開口V1，第一開口V1暴露出部分第一導電層112。

此外，第一迭構單元A1可以更包括一位于第一絕緣層142上的第二絕緣層162，且第一絕緣層142及第二絕緣層162位于第一導電層112與第二導電層132之間。實際上，第二絕緣層162與蝕刻終止層(etch stop layer，ESL)互相連接，且同屬于同一層的絕緣層160。第二絕緣層162形成有一第二開口V2，第二開口V2的位置對應于第一開口V1位置。第一開口V1及第二開口V2組成第一通孔H1。第一通孔H1暴露出部分第一導電層112，第二導電層132通過第一通孔H1且與第一導電層112連接。也就是說，第一通孔H1連通第一導電層112與第二導電層132。

具體而言，第一開口V1具有第一孔徑邊緣V1a，第一開口V1的孔徑C1尺寸即為第一孔徑邊緣V1a所圍構的范圍。第二開口V2具有第二孔徑邊緣V2a，而第二開口V2的孔徑C2尺寸即為第二孔徑邊緣V2a所圍構的范圍。第二開口V2的孔徑C2大于第一開口V1的孔徑C1。值得注意的是，在第一通孔H1的相對兩端位置的第二孔徑邊緣V2a與第一孔徑邊緣V1a之間的間距可以視工藝參數而為均一或是不等。

于本實施例中，第一凸出部P1與第一導電層112連接且屬于同一層，第一凸出部P1包括一尖端，其中，尖端具有第一夾角θ1的角度范圍介于1°-170°(度)之間，較佳的角度范圍介于40°-140°(度)之間。不過，其他實施例中，第一凸出部P1可以是與第二導電層132連接且屬于同一層。本發(fā)明并不對第一凸出部P1與第一導電層112或第二導電層132連接來加以限定。

圖3A是圖1中沿線P-P剖面所繪示的剖面示意圖。圖3B是圖1中沿線Q-Q剖面所繪示的剖面示意圖。請參閱圖3A及圖3B且配合對照圖1，第二迭構單元A2包括第三導電層114、第四導電層134以及半導體層152。第三導電層114設置于基板100上，而第四導電層134位于第三導電層114之上，半導體層152位于第三導電層114與第四導電層134之間。

實際上，第三導電層114、第一導電層112及掃描線SL皆同屬于同一層的導電層110，因此，其可透過同一道工藝來共同形成。此外，實際上，第四導電層134、第二導電層132與數據線DL皆同屬于同一層的導電層130，因此，其可透過同一道工藝來共同形成。

相鄰的第二迭構單元A2之間是透過沿垂直于掃描線SL的延伸方向的第三導電層114而串接。具體而言，第二迭構單元A2的第三導電層114具有串接部114a，每一第二迭構單元A2分別藉由各串接部114a而連接。值得說明的是，由第二導電層132延伸而出的導電層130會經由串接部114a跨越串接的第二迭構單元A2，因此使第三導電層114的串接部114a的線路寬度小于第三導電層114的非位于串接部114a的線路寬度，從而減少存在于導電層130與導電層110重迭處的寄生電容的增加情況。

第二迭構單元A2可以包括第三絕緣層144，而第三絕緣層144覆蓋于第三導電層114上，且位于第三導電層114與半導體層152之間。實際上，第三絕緣層144、第一絕緣層142與柵極絕緣層(gate insulating layer，GIL)三者互相連接，且同屬于同一層的絕緣層140。如圖3A所繪示，第三絕緣層144形成有第三開口V3，第三開口V3暴露出部分的第三導電層114。

半導體層152位于第三導電層114與第四導電層134之間。請參閱圖3B，半導體層152位于第三絕緣層144上。實際上，半導體層152與溝道層屬于同一層。因此，半導體層152的材料可選自由多晶硅層、金屬氧化物半導體層、與非晶硅層所組成的群組的其中之一。于本實施例中，半導 體層152的材料可以是選自于氧化銦鎵鋅(Indium-Gallium-Zinc Oxide，IGZO)、氧化鋅(Zinc oxide，ZnO)、氧化錫(Stannous oxide，SnO)、氧化銦鋅(Indium-Zinc Oxide，IZO)、氧化鎵鋅(Gallium-Zinc Oxide，GaZnO)、氧化鋅錫(Zinc-Tin Oxide，ZTO)、氧化銦錫(Indium-Tin Oxide，ITO)及其混合所組成的群組之中的其中一種。于本實施例中，半導體層152的材料是氧化銦鎵鋅。不過，本發(fā)明并不對此加以限制。

此外，第二迭構單元A2可以更包括一位于半導體層152及第三絕緣層144上的第四絕緣層164，且第三絕緣層144、半導體層152及第四絕緣層164皆位于第一導電層112與第二導電層132之間。實際上，第四絕緣層164、第二絕緣層162與蝕刻終止層(etch stop layer，ESL)互相連接，且同屬于同一層的絕緣層160。如圖3A所繪示，第四絕緣層164形成有一第四開口V4，第四開口V4的位置對應于第三開口V3位置。第三開口V3及第四開口V4組成第二通孔H2。第二通孔H2暴露出部分第三導電層114，第四導電層134通過第二通孔H2且與第三導電層114連接。也就是說，第二通孔H2連通第三導電層114與第四導電層134。

具體而言，第三開口V3具有第三孔徑邊緣V3a，第三開口V3的孔徑C3尺寸即為第三孔徑邊緣V3a所圍構的范圍。第四開口V4具有第四孔徑邊緣V4a，而第四開口V4的孔徑C4尺寸即為第四孔徑邊緣V4a所圍構的范圍。第四開口V4的孔徑C4大于第三開口V3的孔徑C3。值得注意的是，在第二通孔H2的相對兩端位置的第四孔徑邊緣V4a與第三孔徑邊緣V3a之間的間距可以視工藝參數而為均一或是不等。

請參閱圖3B，第四絕緣層164可以形成有一第三通孔H3，第三通孔H3暴露出部分的半導體層152，第四導電層134通過第三通孔H3且與半導體層152連接。第二通孔H2的最大孔徑為第四開口V4的孔徑C4，更佳地，孔徑C4大于第三通孔H3的孔徑C5。

于本實施例中，第二凸出部P2與第三導電層114連接且屬于同一層，第二凸出部P2包括一尖端，第二凸出部P2的尖端具有第二夾角θ2，其角度范圍介于1°-170°(度)之間，較佳的角度范圍介于40°-140°(度)之間。不過，其他實施例中，第二凸出部P2可以是與第四導電層134連接且屬于同一層。本發(fā)明并不對第二凸出部P2與第三導電層114或第四導電層134連接來加以限定。

具體而言，第二凸出部P2與第一凸出部P1相對設置。值得說明的是，第一凸出部P1與第二凸出部P2之間的間距介于0.1-20μm(微米)之間，較佳地介于0.1-10μm(微米)之間。當顯示面板的顯示區(qū)M1內發(fā)生不當的電荷累積時，累積于顯示面板內的電荷透過掃描線SL由顯示區(qū)M1傳遞至非顯示區(qū)M2的第一凸出部P1。這些在第一凸出部P1的尖端的電荷會吸引相對電性的電荷集中且累積于第二凸出部P2的尖端，從而在第一凸出部P1的尖端的電荷透過尖端放電而與第二凸出部P2的電荷進行中和。

值得說明的是，未被中和的多余電荷可以透過三種方式而導出，有助于避免靜電累積所造成的元件損害。其一，未被中和的多余電荷可以由透過第二凸出部P2的第三導電層114的串接部114a來傳遞至另一第二迭構單元A2而導出。其二，未被中和的多余電荷亦可以透過第二通孔H2而由第三導電層114傳遞至第四導電層134而導出。其二，未被中和的多余電荷亦可以透過第三通孔H3而由第三導電層114傳遞至半導體層152，且累積儲存于半導體層152內。

進一步地，為了降低大量的靜電電荷由第一迭構單元A1尖端放電至第二迭構單元A2所導致鄰近于尖端的第一通孔H1、第二通孔H2或第三通孔H3被擊傷的機率，第一凸出部P1的尖端位置對應到相鄰兩個第一通孔H1之間的間距處，而第二凸出部P2的尖端位置對應到相鄰兩個第三通孔H3之間的間距處。

另外，倘若第二通孔H2因故失效而無法將未被中和的多余電荷由第三導電層114傳遞至第四導電層134而導出時，可以加工第三通孔H3，例如是以激光(laser)打穿半導體層152，來使得第四導電層134能夠與第三導電層114熔接(welding)。因此，未被中和的多余電荷亦可以透過加工后的第三通孔H3而能由第三導電層114傳遞至第四導電層134而導出。

此外，為避免尖端放電在第一凸出部P1及第二凸出部P2以外的地方發(fā)生，第一導電層112、第二導電層132、第三導電層114及第四導電層134的轉角可以具有切角。

圖4是圖1中沿線R-R剖面所繪示的剖面示意圖。請參閱圖4且配合對照圖1，顯示面板更包括至少一位于非顯示區(qū)M2的半導體元件D1，半導體元件D1與第一迭構單元A1及第二迭構單元A2連接。半導體元件D1為一種二極管，來自于顯示區(qū)M1內的多余電荷亦可以藉由半導體元件D1而導出，有助于避免靜電累積所造成的元件損害。

具體而言，半導體元件D1包括第五導電層116、第六導電層136以及第二半導體層154。第五導電層116設置于基板100上，而第六導電層136位于第五導電層116之上，第二半導體層154位于第五導電層116與第六導電層136之間。

實際上，第五導電層116、第三導電層114、第一導電層112及掃描線SL三者互相連接，且皆同屬于同一層的導電層110。第六導電層136、第四導電層134、第二導電層132與數據線DL皆同屬于同一層的導電層130。此外，第二半導體層154、半導體層152與溝道層(channel layer)皆同屬于同一層。因此，上述的同層結構可分別透過同一道工藝來共同形成。

半導體元件D1可以包括第五絕緣層146，而第五絕緣層146覆蓋于第五導電層116上，且位于第五導電層116與第二半導體層154之間。實際上，第五絕緣層146、第三絕緣層144、第一絕緣層142與柵極絕緣層(gate insulating layer，GIL)三者互相連接，且同屬于同一層的絕緣層140。如圖4所繪示，第五絕緣層146形成有第五開口V5，第五開口V5暴露出部分的第五導電層116。

第二半導體層154位于第五絕緣層146上。同樣地，第二半導體層154的材料可選自由多晶硅層、金屬氧化物半導體層、與非晶硅層所組成的群組的其中之一。于本實施例中，半導體層152的材料可以是選自于氧化銦鎵鋅(Indium-Gallium-Zinc Oxide，IGZO)、氧化鋅(Zinc oxide，ZnO)、氧化錫(Stannous oxide，SnO)、氧化銦鋅(Indium-Zinc Oxide，IZO)、氧化鎵鋅(Gallium-Zinc Oxide，GaZnO)、氧化鋅錫(Zinc-Tin Oxide，ZTO)、氧化銦錫(Indium-Tin Oxide，ITO)及其混合所組成的群組之中的其中一種。于本實施例中，第二半導體層154與半導體層152的材料皆是氧化銦鎵鋅。不過，本發(fā)明并不對此加以限制。

此外，半導體元件D1可以更包括一位于第二半導體層154及第五絕緣層146上的第六絕緣層166，且第五絕緣層146、第二半導體層154及第六絕緣層166皆位于第五導電層116與第六導電層136之間。實際上，第六絕緣層166、第四絕緣層164、第二絕緣層162與蝕刻終止層(etch stop layer，ESL)互相連接，且同屬于同一層的絕緣層160。第六絕緣層166形成有一第六開口V6，第六開口V6的位置對應于第五開口V5的位置。第五開口V5及第六開口V6組成第四通孔H4。第四通孔H4暴露出部分第五導電層116，第六導電層136通過第四通孔H4且與第五導電層116連接。

具體而言，第五開口V5具有第五孔徑邊緣V5a，第五開口V5的孔徑C6尺寸即為第五孔徑邊緣V5a所圍構的范圍。第六開口V6具有第六孔徑邊緣V6a，而第六開口V6的孔徑C7尺寸即為第六孔徑邊緣V6a所 圍構的范圍。第六開口V6的孔徑C7大于第五開口V5的孔徑C6。值得注意的是，在第四通孔H4的相對兩端位置的第六孔徑邊緣V6a與第五孔徑邊緣V5a之間的間距可以視工藝參數而為均一或是不等。

第六絕緣層166可以形成有一第五通孔H5，第五通孔H5暴露出部分的第二半導體層154，第六導電層136通過第五通孔H5且與第二半導體層154連接。

〔實施例的可能功效〕

綜上所述，本發(fā)明實施例所提供的顯示面板包括第一迭構單元以及第二迭構單元，其中，第二迭構單元的第二凸出部與第一迭構單元的第一凸出部相對設置，從而在第一凸出部之尖端的電荷透過尖端放電而與第二凸出部的電荷進行中和。

值得說明的是，第一迭構單元具有第一通孔，第二迭構單元具有第二通孔及第三通孔。未被中和的多余電荷可以透過第二凸出部的第三導電層的串接部來傳遞至另一第二迭構單元而導出，此外亦可以透過第二通孔而由第三導電層傳遞至第四導電層而導出，或是透過第三通孔而由第三導電層傳遞至半導體層且累積儲存于半導體層內。

另外，倘若第二通孔因故失效而無法將未被中和的多余電荷由第三導電層傳遞至第四導電層而導出時，可以加工第三通孔，例如是以激光(laser)打穿半導體層，來使得第四導電層能夠與第三導電層熔接(welding)。因此，未被中和的多余電荷亦可以透過加工后的第三通孔而能由第三導電層傳遞至第四導電層而導出。

另外，顯示面板可以更包括半導體元件，半導體元件與第一迭構單元及第二迭構單元連接，來自于顯示區(qū)內的多余電荷亦可以藉由半導體元件而導出，有助于避免靜電累積所造成的元件損害。

此外，為避免尖端放電在第一凸出部及第二凸出部以外的地方發(fā)生，第一導電層、第二導電層、第三導電層及第四導電層的轉角可以具有切角。

以上所述僅為本發(fā)明的較佳可行實施例，非因此局限本發(fā)明的保護范圍，故凡是運用本發(fā)明說明書及附圖內容所做的等效技術變化，均包含于本發(fā)明的保護范圍內。

【符號說明】

100 基板

110、130 導電層

112 第一導電層

114 第三導電層

114a 串接部

116 第五導電層

132 第二導電層

134 第四導電層

136 第六導電層

140、160 絕緣層

142 第一絕緣層

144 第三絕緣層

146 第五絕緣層

152 半導體層

154 第二半導體層

162 第二絕緣層

164 第四絕緣層

166 第六絕緣層

A1 第一迭構單元

A2 第二迭構單元

C1、C2、C3、C4、C5、C6、C7 孔徑

D1 半導體元件

DL 數據線

H1 第一通孔

H2 第二通孔

H3 第三通孔

H4 第四通孔

H5 第五通孔

M1 顯示區(qū)

M2 非顯示區(qū)

SL 掃描線

P1 第一凸出部

P2 第二凸出部

V1 第一開口

V1a 第一孔徑邊緣

V2 第二開口

V2a 第二孔徑邊緣

V3 第三開口

V3a 第三孔徑邊緣

V4 第四開口

V4a 第四孔徑邊緣

V5 第五開口

V5a 第五孔徑邊緣

V6 第六開口

V6a 第六孔徑邊緣

θ1 第一夾角

θ2 第二夾角。