本發(fā)明涉及集成電路器件，更具體地，涉及半導(dǎo)體器件的結(jié)構(gòu)和方法。

背景技術(shù)：

半導(dǎo)體集成電路(IC)工業(yè)已經(jīng)經(jīng)歷了指數(shù)增長。IC材料和設(shè)計中的技術(shù)進(jìn)步已經(jīng)產(chǎn)生了多代IC，其中，每一代IC都具有比前一代IC更小和更復(fù)雜的電路。在IC演化過程中，功能密度(即，每芯片面積的互連器件的數(shù)量)普遍增大，而幾何尺寸(即，使用制造工藝可以構(gòu)建的最小組件(或線))卻已減小。這種按比例縮小工藝通常通過提高生產(chǎn)效率和降低相關(guān)成本來提供益處。這種按比例縮小也增大了處理和制造IC的復(fù)雜性。

例如，隨著通過各種技術(shù)節(jié)點按比例縮小諸如金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)的半導(dǎo)體器件，已經(jīng)使用外延(epi)半導(dǎo)體材料實現(xiàn)應(yīng)變的源極/漏極部件(例如，應(yīng)力源區(qū))以增強載流子遷移率并且改進(jìn)器件性能。形成具有應(yīng)力源區(qū)的MOSFET通常外延生長硅(Si)以形成用于n型器件的凸起的源極和漏極(S/D)部件以及外延生長硅鍺(SiGe)以形成用于p型器件的凸起的S/D部件。已經(jīng)采用針對這些S/D部件的形狀、配置和材料的各種技術(shù)以進(jìn)一步改進(jìn)晶體管器件性能。雖然現(xiàn)有的方法對于它們的預(yù)期目的通常能夠滿足，但是它們不是在所有方面都完全令人滿意。

技術(shù)實現(xiàn)要素：

為了解決現(xiàn)有技術(shù)中存在的問題，本發(fā)明提供了一種形成半導(dǎo)體器件的方法，包括：提供具有第一器件區(qū)和第二器件區(qū)的半導(dǎo)體襯底，其中，所述第一器件區(qū)包括第一源極/漏極(S/D)區(qū)，并且所述第二器件區(qū)包括多個第二S/D區(qū)；在所述第一S/D區(qū)中蝕刻多個第一凹槽，并且在所述第 二S/D區(qū)中蝕刻多個第二凹槽；在所述第一凹槽中生長第一多個第一外延部件，并且在所述第二凹槽中生長第二多個第一外延部件；以及在所述第一多個第一外延部件上方生長第三多個第二外延部件，并且在所述第二多個第一外延部件上方生長第四多個第二外延部件，其中，所述第三多個第二外延部件合并為合并的第二外延部件，而所述第四多個第二外延部件彼此分隔開。

在上述方法中，所述方法還包括：在所述合并的第二外延部件上方生長第三外延部件，同時保持所述第四多個第二外延部件彼此分隔開。

在上述方法中，所述方法還包括：在所述合并的第二外延部件上方生長第三外延部件，同時保持所述第四多個第二外延部件彼此分隔開，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件中的每個均包括SiGe。

在上述方法中，所述方法還包括：在所述合并的第二外延部件上方生長第三外延部件，同時保持所述第四多個第二外延部件彼此分隔開，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件中的每個均包括SiGe，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件均具有在從約10％至約80％的范圍內(nèi)的Ge與Si的比率。

在上述方法中，所述方法還包括：在所述合并的第二外延部件上方生長第三外延部件，同時保持所述第四多個第二外延部件彼此分隔開，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件中的每個均包括SiGe，其中，用硼原位摻雜所述第一外延部件、所述第二外延部件和所述第三外延部件，其中，摻雜劑濃度在從約2×e²⁰cm^-3至約3×e²¹cm^-3的范圍內(nèi)。

在上述方法中，所述方法還包括：在所述合并的第二外延部件上方生長第三外延部件，同時保持所述第四多個第二外延部件彼此分隔開，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件中的每個均包括SiGe，其中，用硼原位摻雜所述第一外延部件、所述第二外延部件和所述第三外延部件，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件均包括通過周期沉積和蝕刻(CDE)工藝形成的SiGe。

在上述方法中，所述方法還包括：在所述合并的第二外延部件上方生長第三外延部件，同時保持所述第四多個第二外延部件彼此分隔開，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件中的每個均包括SiGe，其中，用硼原位摻雜所述第一外延部件、所述第二外延部件和所述第三外延部件，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件均包括通過周期沉積和蝕刻(CDE)工藝形成的SiGe，其中，形成所述第一外延部件的所述CDE工藝使用在H₂中具有約1％至約10％的GeH₄的沉積氣體混合物、蝕刻氣體HCl，并且所述沉積氣體混合物的流量與所述蝕刻氣體的流量的比率為約2.5至約10。

在上述方法中，所述方法還包括：在所述合并的第二外延部件上方生長第三外延部件，同時保持所述第四多個第二外延部件彼此分隔開，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件中的每個均包括SiGe，其中，用硼原位摻雜所述第一外延部件、所述第二外延部件和所述第三外延部件，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件均包括通過周期沉積和蝕刻(CDE)工藝形成的SiGe，其中，形成所述第一外延部件的所述CDE工藝使用在H₂中具有約1％至約10％的GeH₄的沉積氣體混合物、蝕刻氣體HCl，并且所述沉積氣體混合物的流量與所述蝕刻氣體的流量的比率為約2.5至約10，其中，所述沉積氣體混合物的流量為約100標(biāo)準(zhǔn)立方厘米每分鐘(sccm)至約1000sccm，并且所述蝕刻氣體的流量為約50sccm至約1000sccm。

在上述方法中，所述方法還包括：在所述合并的第二外延部件上方生長第三外延部件，同時保持所述第四多個第二外延部件彼此分隔開，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件中的每個均包括SiGe，其中，用硼原位摻雜所述第一外延部件、所述第二外延部件和所述第三外延部件，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件均包括通過周期沉積和蝕刻(CDE)工藝形成的SiGe，其中，形成所述第三外延部件的所述CDE工藝使用在H₂中具有約1％至約10％的GeH₄的沉積氣體混合物、蝕刻氣體HCl，并且所述沉積氣體混合物的流量與所述蝕刻氣體的流量的比率為約2.5至約10。

在上述方法中，所述方法還包括：在所述合并的第二外延部件上方生長第三外延部件，同時保持所述第四多個第二外延部件彼此分隔開，其中，所述半導(dǎo)體襯底是硅襯底，并且所述合并的第二外延部件提供位于(100)硅晶面中的頂面。

在上述方法中，其中，所述多個第一凹槽包括至少三個凹槽。

在上述方法中，其中，所述第一器件區(qū)用于形成邏輯場效應(yīng)晶體管(FET)器件，并且所述第二器件區(qū)用于形成SRAM FET器件。

根據(jù)本發(fā)明的另一方面，提供了一種形成FinFET器件的方法，包括：提供具有第一器件區(qū)和第二器件區(qū)的硅襯底，其中，所述第一器件區(qū)包括第一硅鰭，并且所述第二器件區(qū)包括多個第二硅鰭；在所述第一硅鰭的S/D區(qū)中蝕刻多個第一凹槽，并且在所述第二硅鰭的S/D區(qū)中蝕刻多個第二凹槽；在所述第一凹槽中生長第一多個第一外延部件，并且在所述第二凹槽中生長第二多個第一外延部件；在所述第一多個第一外延部件上方生長第三多個第二外延部件，并且在所述第二多個第一外延部件上方生長第四多個第二外延部件，其中，所述第三多個第二外延部件合并為合并的第二外延部件，而所述第四多個第二外延部件彼此分隔開；以及在所述合并的第二外延部件上方生長第三外延部件，同時保持所述第四多個第二外延部件彼此分隔開。

在上述方法中，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件均包括用于形成p型器件的凸起的S/D部件的SiGe。

在上述方法中，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件均包括用于形成n型器件的凸起的S/D部件的Si。

在上述方法中，其中，所述第一器件區(qū)用于邏輯FinFET器件，并且所述第二器件區(qū)用于SRAM FinFET器件。

根據(jù)本發(fā)明的又一方面，提供了一種半導(dǎo)體器件，包括：襯底，具有第一器件區(qū)和第二器件區(qū)，其中，所述第一器件區(qū)包括第一源極/漏極(S/D)區(qū)，并且所述第二器件區(qū)包括多個第二S/D區(qū)；多個第一凹槽，位于所述第一S/D區(qū)中；第一外延部件，具有底部和位于所述底部上方的頂部，其中，每個所述底部均位于所述第一凹槽中的一個中，并且所述頂部位于所 述第一S/D區(qū)上方；多個第二凹槽，每個所述第二S/D區(qū)中均具有一個所述第二凹槽；以及多個第二外延部件，每個所述第二外延部件均具有位于所述第二凹槽中的一個中的底部，其中，所述第二外延部件彼此分隔開。

在上述半導(dǎo)體器件中，其中，所述第一外延部件和所述第二外延部件均包括SiGe。

在上述半導(dǎo)體器件中，其中，所述第一外延部件是邏輯場效應(yīng)晶體管(FET)器件的凸起的S/D部件，并且每個所述第二外延部件是存儲FET器件的凸起的S/D部件。

在上述半導(dǎo)體器件中，其中，所述襯底是硅襯底，并且所述第一S/D區(qū)和所述第二S/D區(qū)形成在所述襯底的硅鰭中。

附圖說明

當(dāng)結(jié)合附圖進(jìn)行閱讀時，從以下詳細(xì)描述可最佳理解本發(fā)明。應(yīng)該強調(diào)，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實踐，各個部件未按比例繪制并且僅用于說明的目的。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1A示出了根據(jù)本發(fā)明的各個方面構(gòu)建的半導(dǎo)體器件。

圖1B示出了根據(jù)實施例的位于圖1的半導(dǎo)體器件的兩個區(qū)域中的外延生長的S/D部件。

圖2示出了根據(jù)本發(fā)明的各個方面的形成半導(dǎo)體器件的方法的框圖。

圖3示出了根據(jù)圖2的方法的實施例的處于制造的中間步驟的半導(dǎo)體器件的立體圖。

圖4A至圖8B示出了根據(jù)實施例的根據(jù)圖2的方法形成目標(biāo)半導(dǎo)體器件的截面圖。

具體實施方式

以下公開內(nèi)容提供了許多用于實現(xiàn)所提供主題的不同特征的不同實施例或?qū)嵗Ｏ旅婷枋隽私M件和布置的具體實例以簡化本發(fā)明。當(dāng)然，這些僅僅是實例，而不旨在限制本發(fā)明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實施 例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。此外，本發(fā)明可在各個實例中重復(fù)參考標(biāo)號和/或字符。該重復(fù)是為了簡單和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關(guān)系。

而且，為便于描述，在此可以使用諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空間相對術(shù)語，以描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關(guān)系。除了圖中所示的方位外，空間相對術(shù)語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉(zhuǎn)90度或在其他方位上)，而本文使用的空間相對描述符可以同樣地作相應(yīng)的解釋。本發(fā)明通常涉及半導(dǎo)體器件及其形成方法。具體地，本發(fā)明涉及在包括鰭式FET(FinFET)的場效應(yīng)晶體管(FET)中形成凸起的S/D部件。

圖1A示出了根據(jù)本發(fā)明的各個方面構(gòu)建的半導(dǎo)體器件100。在所示的實施例中，半導(dǎo)體器件100包括多個器件區(qū)。具體地，半導(dǎo)體器件100包括第一器件區(qū)102a和第二器件區(qū)102b。第一器件區(qū)102a包括諸如組合邏輯元件和時序邏輯元件(例如，AND、OR、NAND、反相器、觸發(fā)器和更多的復(fù)雜邏輯電路)的邏輯器件。第二器件區(qū)102b包括諸如靜態(tài)隨機存取存儲器(SRAM)器件的存儲器件。在區(qū)域102a和102b中，邏輯器件和存儲器件包括作為有源部件的晶體管，諸如p型FET(PFET)、n型FET(NFET)、FinFET、金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)和互補金屬氧化物半導(dǎo)體(CMOS)晶體管。例如，圖1A示出了具有兩個上拉(PU)FET、兩個下拉(PD)FET和兩個傳輸門(PG)FET的一個SRAM單元。在各個實施例中，由邏輯器件組成的晶體管和由存儲器件組成的晶體管可以具有不同的設(shè)計和制造需求。例如，可以針對速度、功率或它們的組合設(shè)計和制造邏輯器件區(qū)102a中的晶體管，同時可以針對密度設(shè)計和制造存儲器件區(qū)102b中的晶體管。此外，第一區(qū)和第二區(qū)中的晶體管均可以包括外延生長的S/D部件(例如，應(yīng)力源區(qū))以增強載流子遷移率和改進(jìn)器件性能。

圖1B示出了根據(jù)實施例的邏輯器件區(qū)102a的部分和存儲器件區(qū)102b 的部分的截面圖。為了簡化的目的，這兩個部分也分別稱為邏輯器件區(qū)102a和存儲器件區(qū)102b。

參照圖1B，在共用襯底104上方形成部分102a和102b。邏輯器件部分102a包括形成在襯底104的S/D區(qū)114中和上方的外延部件110。存儲器件部分102b包括形成在多個S/D區(qū)154(示出兩個)中和上方的多個外延部件150(示出兩個)。具體地，外延部件110包括多個第一部分116和第二部分118。每個第一部分116均從S/D區(qū)114中的凹槽生長出。第二部分118初始在每個單獨的第一部分116上方生長并且最終合并為位于S/D區(qū)114上方的一個工件。特別地，第二部分118提供適合于形成其他部件的平坦頂面120。在實施例中，可以在平坦頂面120上方形成硅化物部件。在本實施例中，外延部件110還包括在平坦頂面120上方生長的第三部分122。此外，可以在第三部分122上方形成硅化物部件。第二部分118和第三部分122共同稱為外延部件110的頂部；而第一部分116稱為外延部件110的底部。在實施例中，第一部分116、第二部分118和第三部分122具有相同的材料。在這種情況下，它們之間可能不存在界面并且三個外延部件可以集成為一個晶體結(jié)構(gòu)?？蛇x地，三個部分可以具有不同的半導(dǎo)體材料、可以摻雜有不同的摻雜劑、或可以具有不同的摻雜劑濃度。

仍參照圖1B，每個外延部件150均包括底部156和頂部158。底部156從相應(yīng)的S/D區(qū)154中的凹槽生長出。頂部158在相應(yīng)的第一部分156上方生長。各個外延部件150彼此分隔開(它們不合并)。

單獨地調(diào)節(jié)外延部件110和150以向半導(dǎo)體器件100提供益處。具體地，調(diào)節(jié)外延部件110以改進(jìn)邏輯器件的器件性能，并且調(diào)節(jié)外延部件150以改進(jìn)存儲器件的器件性能。例如，外延部件110可以制造為更高和更大的覆蓋區(qū)，從而提供更大的應(yīng)力以改進(jìn)邏輯器件的性能。此外，外延部件110為S/D接觸件形成提供較大的面積，從而減小邏輯器件的S/D接觸電阻。在實施例中，每個外延部件110和150均包括用于p型器件的硅鍺(SiGe)并且還可以摻雜有諸如硼或銦的p型摻雜劑。在另一實施例中，每個外延部件110和150均包括用于n型器件的硅并且還可以摻雜有諸如磷、砷或它們的組合的n型摻雜劑。

圖2示出了根據(jù)本發(fā)明的各個方面的形成諸如半導(dǎo)體器件100的半導(dǎo)體器件的方法200的框圖。除了權(quán)利要求中明確列舉的，方法200是實例，并不旨在限制本發(fā)明?？梢栽诜椒?00之前、期間和之后提供額外的操作，并且對于方法的額外實施例，可以代替、消除或移動一些描述的操作。下面結(jié)合圖3至圖8B描述方法200，圖3至圖8B是根據(jù)本發(fā)明的各個方面的半導(dǎo)體器件300的立體圖和截面圖。

如將示出的，器件300示出了位于襯底的兩個區(qū)域中的三個FinFET。為了簡化和易于理解的目的提供器件300，并且不必將實施例限制于任何類型的器件、任何數(shù)量的器件、任何數(shù)量的區(qū)域或區(qū)域的結(jié)構(gòu)的任何配置。例如，相同的發(fā)明構(gòu)思可以應(yīng)用于制造平面FET器件。此外，器件300可以是在處理IC或其部分期間所制造的中間器件，IC或其部分可以包括靜態(tài)隨機存取存儲器(SRAM)和/或邏輯電路；諸如電阻器、電容器和電感器的無源部件；以及諸如PFET、NFET、FinFET、MOSFET、CMOS晶體管、雙極晶體管、高壓晶體管、高頻晶體管、其他存儲單元和它們的組合的有源部件。

在操作202中，方法200(圖2)接收具有形成在其上的柵極結(jié)構(gòu)的襯底302。參照圖3，在本實施例中，襯底302是硅襯底?？蛇x地，襯底302可以包括其他元素半導(dǎo)體，諸如鍺；化合物半導(dǎo)體，包括碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導(dǎo)體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它們的組合。在又另一可選實施例中，襯底302是諸如掩埋介電層的絕緣體上半導(dǎo)體(SOI)。

仍參照圖3，襯底302還包括諸如p阱和n阱的有源區(qū)以用于形成有源器件。在本實施例中，襯底302包括第一器件區(qū)302a和第二器件區(qū)302b。第一器件區(qū)302a包括適合于形成邏輯器件的FET的鰭304a。第二器件區(qū)302b包括適合于形成存儲器件的FET的兩個鰭304b。在本發(fā)明中，鰭304a和304b被認(rèn)為是襯底302的部分。如圖3所示，鰭304a基本寬于每個單獨的鰭304b。在本實施例中，鰭304a比單獨的鰭304b寬約3倍?？梢允褂冒ü饪毯臀g刻工藝的合適的工藝制造鰭304a/304b。光刻工藝可以包括:在襯底302上面形成光刻膠層(抗蝕劑)，曝光光刻膠成一圖案，實施曝 光后烘烤工藝，以及顯影光刻膠以形成包括光刻膠的掩蔽元件。然后掩蔽元件用于在襯底302內(nèi)蝕刻凹槽，從而在襯底302上留下鰭304a/304b。蝕刻工藝可以包括干蝕刻、濕蝕刻、反應(yīng)離子蝕刻(RIE)和/或其他合適的工藝?？蛇x地，可以使用雙重圖案化光刻(DPL)工藝形成鰭304a/304b。形成鰭304a/304b的方法的許多其他實施例可以是合適的。

仍參照圖3，鰭304a和304b由隔離結(jié)構(gòu)306分隔開。隔離結(jié)構(gòu)306可以由氧化硅、氮化硅、氮氧化硅、氟摻雜的硅酸鹽玻璃(FSG)、低k介電材料和/或其他合適的絕緣材料形成。隔離結(jié)構(gòu)306可以是淺溝槽隔離(STI)部件。在實施例中，通過在襯底302中蝕刻溝槽(例如，作為鰭304a/304b的形成工藝的部分)來形成隔離結(jié)構(gòu)306。然后可以用隔離材料填充溝槽，隨后進(jìn)行化學(xué)機械平坦化(CMP)工藝。諸如場氧化物、硅的局部氧化(LOCOS)和/或其他合適的結(jié)構(gòu)的其他隔離結(jié)構(gòu)是可能的。隔離結(jié)構(gòu)306可以包括例如具有一個或多個熱氧化物襯墊層的多層結(jié)構(gòu)。

仍參照圖3，器件300還包括位于襯底302上方的第一柵極結(jié)構(gòu)308a和第二柵極結(jié)構(gòu)308b。特別地，第一柵極結(jié)構(gòu)308a位于第一區(qū)302a中，與鰭304a接合；并且第二柵極結(jié)構(gòu)308b位于第二區(qū)302b中，與鰭304b接合。每個柵極結(jié)構(gòu)308a/308b均可以包括柵極介電層、柵電極層和一個或多個額外的層。在實施例中，柵極結(jié)構(gòu)308a/308b包括多晶硅。在一些實施例中，柵極結(jié)構(gòu)308a/308b是犧牲柵極結(jié)構(gòu)，即，最終柵極堆疊件的預(yù)留位置。

圖4A是沿著圖3的線“1-1”截取的器件300的截面圖。圖4B是沿著圖3的線“2-2”截取的器件300的截面圖，示出了相同的圖中的第一區(qū)302a和第二區(qū)302b。參照圖4A，在本實施例中，柵極結(jié)構(gòu)308a/308b與鰭304a/304b接合并且有效地將鰭分成三個區(qū)域。在鰭304a中，存在鄰近柵極結(jié)構(gòu)308a的S/D區(qū)310a和位于柵極結(jié)構(gòu)308a下方的溝道區(qū)312a。在鰭304b中，存在鄰近柵極結(jié)構(gòu)308b的S/D區(qū)310b和位于柵極結(jié)構(gòu)308b下方的溝道區(qū)312b。

仍參照圖4A，在本實施例中，每個柵極結(jié)構(gòu)308a/308b均包括氧化物層322a/322b、柵電極層324a/324b和柵極間隔件326a/326b。柵極結(jié)構(gòu) 308a/308b可以包括諸如硬掩模層和覆蓋層的其他層。氧化物層322a/322b可以包括諸如氧化硅的介電材料并且可以通過化學(xué)氧化、熱氧化、原子層沉積(ALD)、化學(xué)汽相沉積(CVD)和/或其他合適的方法形成。柵電極層324a/324b可以包括單層或多層結(jié)構(gòu)并且可以包括多晶硅?？梢酝ㄟ^諸如低壓化學(xué)汽相沉積(LPCVD)和等離子體增強CVD(PECVD)的合適的沉積工藝形成柵電極層324a/324b。柵極間隔件326a/326b可以包括單層或多層結(jié)構(gòu)并且可以包括諸如氮化硅(SiN)的介電材料。可以通過ALD、熱沉積或其他合適的方法形成柵極間隔件326a/326b。

參照圖4B，鰭304a提供相對較寬的頂面314a。鰭304b相對較窄并且具有中心至中心間距“P₁”。在實施例中，使用諸如離子注入的工藝輕摻雜每個鰭304a/304b。例如，離子注入工藝可以利用諸如磷(P)或砷(As)的用于NFET器件的n型摻雜劑和諸如硼(B)或銦(In)的用于PFET器件的p型摻雜劑。

方法200(圖2)進(jìn)行至操作204以蝕刻鰭304a和304b，從而在相應(yīng)的S/D區(qū)310a和310b中形成凹槽。參照圖5A和圖5B，在S/D區(qū)310a和310b中分別形成多個凹槽328a和328b。在實施例中，一個或多個光刻工藝用于限定將被蝕刻的區(qū)域。在實施例中，在每個S/D區(qū)310a中形成至少兩個凹槽，而在每個S/D區(qū)310b中僅形成一個凹槽。在圖5B中示出的實施例中，在每個S/D區(qū)310a中形成具有間距“P₂”的三個凹槽328a。在鄰近柵極結(jié)構(gòu)308a/308b的S/D區(qū)310a/310b中形成凹槽328a/328b。凹槽328a/328b可以具有垂直側(cè)壁、錐形側(cè)壁或其他輪廓。蝕刻工藝可以是干(等離子體)蝕刻、濕蝕刻等。在實施例中，蝕刻工藝包括利用HBr/Cl₂/O₂/He的組合的干蝕刻工藝。在另一實施例中，蝕刻工藝包括利用GeH₄/HCl/H₂/N₂的組合的干蝕刻工藝。在蝕刻工藝之后，可以實施清洗工藝，清洗工藝用氫氟酸(HF)溶液或其他合適的溶液清洗凹槽328a/328b。

方法200(圖2)進(jìn)行至操作206以在凹槽328a/328b中生長多個第一外延部件。參照圖6A和圖6B，在凹槽328a和328b中分別生長第一外延部件330a和330b。隨著外延生長工藝?yán)^續(xù)進(jìn)行，第一外延部件330a/330b進(jìn)一步延伸出相應(yīng)的凹槽。如圖6B所示，每個第一外延部件330a/330b均 可以視為具有三個部分(或區(qū)段)：底部“B”、中間部分“M”和頂部“T”。底部位于相應(yīng)的凹槽(例如，圖5B的凹槽328a)中。中間部分位于底部上方并且鄰近相應(yīng)的S/D區(qū)的頂面(例如，圖4B的表面314a)。頂部在中間部分上方向上延伸。第一外延部件330a/330b是用于形成凸起的S/D部件的半導(dǎo)體材料。在本實施例中，第一外延部件330a/330b包括用于形成p型器件的凸起的S/D部件的SiGe。此外，外延生長工藝用諸如硼或銦的p型摻雜劑原位摻雜生長的SiGe以形成p型器件的摻雜的SiGe部件。例如，SiGe可以摻雜有摻雜劑濃度在從約2×e²⁰cm^-3至約3×e²¹cm^-3的范圍內(nèi)的硼。在另一實施例中，第一外延部件330a/330b包括用于形成n型器件的凸起的S/D部件的硅。在又一實施例中，外延生長工藝用諸如磷或砷或它們的組合的n型摻雜劑原位摻雜生長的硅以形成n型器件的摻雜的硅部件。在實施例中，外延生長工藝是使用硅基前體氣體的低壓化學(xué)汽相沉積(LPCVD)工藝。在另一實施例中，外延生長工藝是選擇性外延生長(SEG)工藝。

在本實施例中，外延生長工藝是周期沉積/蝕刻(CDE)工藝。CDE工藝是用于沉積和蝕刻效果的使用具有氯的前體的兩個周期操作并且在凹槽328a/328b中選擇性沉積半導(dǎo)體材料。在沉積的第一周期中，各種化學(xué)物質(zhì)用作前體以外延生長半導(dǎo)體材料。在第二周期中，含氯氣體(諸如HCl、Cl₂或它們兩者)用于蝕刻。CDE工藝重復(fù)這兩個周期，直到形成第一外延部件330a/330b。

在本實施例中，半導(dǎo)體材料是Ge與Si的比率在從約10％至約80％的范圍內(nèi)的SiGe，并且通過CDE工藝形成第一外延部件330a/330b。例如，CDE工藝可以使用HCl作為蝕刻氣體并且使用GeH₄和H₂的氣體混合物作為沉積氣體，GeH₄和H₂的氣體混合物在H₂中包含約1％至約10％的GeH₄。如圖6B所示，在CDE工藝期間，調(diào)節(jié)沉積氣體流量和蝕刻氣體流量以產(chǎn)生更垂直的外延部件。由于半導(dǎo)體材料的生長速率通常是方向依賴的，所以這是可能的。例如，對于硅晶體，晶向[100]處的生長速率大于晶向[110]處的生長速率，而晶向[110]處的生長速率大于晶向[111]處的生長速率(數(shù)字“1”和“0”是米勒指數(shù))。通過調(diào)節(jié)半導(dǎo)體材料的沉積速率和蝕刻速 率，可以調(diào)節(jié)外延部件330a/330b以在特定方向上生長。在圖6A和圖6B中示出的實施例中，“z”軸表示晶向[100]，“x”軸表示晶向[110]，而“y”軸表示表示晶向[111]。調(diào)節(jié)外延部件330a/330b以沿著“z”軸比沿著“x”和“y”軸生長得更多。在實施例中，為了以CDE工藝形成第一外延部件330a/330b，將GeH₄和H₂的沉積氣體混合物的流量設(shè)定為約100標(biāo)準(zhǔn)立方厘米每分鐘(sccm)至約1000sccm，將蝕刻氣體HCl的流量設(shè)置為約50sccm至約1000sccm，并且將沉積氣體混合物的流量與蝕刻氣體的流量的比率設(shè)置為約2.5至約10。

在實施例中，當(dāng)它們生長時，第一外延部件330a的中間部分合并(未示出)。如之后將在本發(fā)明中示出的，這可以是預(yù)期的并且可以通過對溝道區(qū)312a產(chǎn)生更多的應(yīng)力而有益于最終器件。然而，第一外延部件330b保持彼此分隔開。在實施例中，操作206通過相同的工藝生長外延部件330a和330b。這消除了對用于覆蓋區(qū)域302a或區(qū)域302b的掩蔽元件的需求。

方法200(圖2)進(jìn)行至操作208以在第一外延部件330a和330b上方分別生長多個第二外延部件332a和332b。參照圖7A和圖7B，在第一外延部件330a/330b上方并且在S/D區(qū)310a/310b上方生長第二外延部件332a/332b。特別地，第二外延部件332a合并為一個工件，稱為合并的第二外延部件332a，而第二外延部件332b彼此分隔開。在本實施例中，合并的第二外延部件332a提供平行于表面314a(圖4B)的平坦頂面334a。在實施例中，襯底302是硅襯底，并且表面314a和334a位于硅晶面(100)中?？蛇x地，表面314a和334a可以位于另一硅晶面中。相反，第二外延部件332b不具有這樣的平坦頂面，并且它們的表面334b位于不同的晶面中，諸如硅晶面(111)。在本實施例中，合并的第二外延部件332a向位于邏輯器件區(qū)302a中的器件300提供益處。例如，合并的第二外延部件332a減小S/D電阻并且增強溝道區(qū)312a中的載流子遷移率。另一方面，第二外延部件332b保持分隔開以避免存儲器件區(qū)302b中的兩個S/D區(qū)短路。

在實施例中，操作208使用與操作206中類似的外延生長工藝。例如，操作208也可以使用CDE工藝來生長第二外延部件332a/332b。然而，操作208可以使用沉積氣體流量和蝕刻氣體流量之間的不同比率。例如，可 以調(diào)節(jié)操作208以允許硅在晶向[111]上生長，從而使得第二外延部件332a可以適當(dāng)?shù)睾喜ⅰＴ趯嵤├?，通過相同的工藝并且以大約相同的生長速率生長第二外延部件332a和332b。在又一實施例中，設(shè)計間距“P₁”和“P₂”，使得當(dāng)?shù)诙庋硬考?32a適當(dāng)?shù)睾喜橐粋€工件時，第二外延部件332b仍通過設(shè)計裕度而彼此清晰。

方法200(圖2)進(jìn)行至操作210以在合并的第二外延部件332a上方生長第三外延部件336，同時保持第二外延部件332b彼此分隔開。參照圖8A和圖8B，在表面334a上方生長第三外延部件336。在實施例中，操作210使用與操作206中類似的外延生長工藝。例如，操作210也可以使用CDE工藝來生長第三外延部件336。在本實施例中，由于表面334a位于(100)晶面中，而表面334b不位于(100)晶面中(例如，它們位于(111)平面中)，調(diào)節(jié)操作210的外延生長工藝以沿著“z”軸在表面334a上生長半導(dǎo)體材料，但是不在表面334b上生長半導(dǎo)體材料。例如，CDE工藝可以使用H₂中約1％至約10％的GeH₄的沉積氣體混合物、蝕刻氣體HCl、以及為約2.5至約10的沉積氣體混合物的流量與蝕刻氣體的流量的比率。

在本實施例中，第一外延部件330a、第二外延部件332a和第三外延部件336共同稱為外延部件340a。外延部件340a具有為第一外延部件330a的底部(圖6B中的“B”)的多個底部。外延部件340a具有頂部，該頂部包括第一外延部件330a的中間部分和頂部(圖6B)、第二外延部件332a和第三外延部件336。在實施例中，第一外延部件330a、第二外延部件332a和第三外延部件336具有相同的材料。例如，它們是摻雜有相同濃度的硼的SiGe部件。在這種情況下，它們之間可能不存在界面，并且三個外延部件可以集成為一個晶體結(jié)構(gòu)?？蛇x地，該三個外延部件可以具有不同的半導(dǎo)體材料、可以摻雜有不同的摻雜劑、或可以具有不同的摻雜劑濃度。

在本實施例中，一對第一外延部件330b和第二外延部件332b共同稱為外延部件340b。在存儲器件區(qū)302b中存在多個外延部件340b(示出兩個)，并且多個外延部件340b彼此分隔開。每個外延部件340b均具有為第一外延部件330b的底部(圖6B中的“B”)的底部。每個外延部件340b均具有頂部，該頂部包括第一外延部件330b的中間部分和頂部(圖6B) 以及第二外延部件332b。在實施例中，第一外延部件330b和第二外延部件332b具有相同的材料。在這種情況下，它們之間可能不存在界面，并且這兩個外延部件可以集成為一個晶體結(jié)構(gòu)?？蛇x地，這兩個外延部件可以具有不同的半導(dǎo)體材料、可以摻雜有不同的摻雜劑、或可以具有不同的摻雜劑濃度。

方法200(圖2)進(jìn)行至操作212以形成最終器件。這包括多種工藝。在一個實例中，在外延部件336和332b上形成硅化物部件。例如，可以通過以下步驟來形成諸如硅化鎳的硅化物部件：在外延部件上方沉積金屬層，退火金屬層，使得金屬層與外延部件中的硅發(fā)生反應(yīng)以形成金屬硅化物部件，以及然后去除未反應(yīng)的金屬層。在方法200的實施例中，可以跳過操作210，并且將圖7A至圖7B中示出的器件300傳送至操作212。在又一實施例中，可以在外延部件332a和332b上形成硅化物部件。可以實施其他步驟以完成半導(dǎo)體器件300的制造。例如，操作212可以可選擇地代替?zhèn)螙艠O結(jié)構(gòu)；形成層間介電層(ILD)；形成源極接觸件、漏極接觸件和柵極接觸件；形成通孔；形成金屬互連件；和/或?qū)嵤┢渌に嚒?/p>

雖然不旨在限制，但是本發(fā)明的一個或多個實施例向半導(dǎo)體器件及其形成提供了許多益處。例如，可以通過相同的外延生長工藝在邏輯器件區(qū)和存儲器件區(qū)的源極/漏極區(qū)中選擇性地生長外延部件。這簡化了掩模制造工藝和器件制造工藝。例如，邏輯器件區(qū)中的外延部件可以生長為比存儲器件區(qū)中的外延部件具有更寬和更高的輪廓。在本發(fā)明的各個實施例中，這可以通過控制S/D凹槽蝕刻、外延沉積速率和蝕刻速率、以及外延部件方向來實現(xiàn)。邏輯器件區(qū)中的更寬和更高的外延部件為改進(jìn)邏輯器件的性能提供足夠的應(yīng)力。它們也減小了邏輯器件的S/D接觸電阻。同時，存儲器件區(qū)中的外延部件受到良好控制以具有較窄的輪廓，從而使得改進(jìn)了存儲器件區(qū)中的器件密度。

在一個示例性方面中，本發(fā)明針對一種形成半導(dǎo)體器件的方法。該方法包括提供具有第一器件區(qū)和第二器件區(qū)的半導(dǎo)體襯底，其中，第一器件區(qū)包括第一源極/漏極(S/D)區(qū)，并且第二器件區(qū)包括多個第二S/D區(qū)。該方法還包括：在第一S/D區(qū)中蝕刻多個第一凹槽并且在第二S/D區(qū)中蝕 刻多個第二凹槽，以及在第一凹槽中生長第一多個第一外延部件并且在第二凹槽中生長第二多個第一外延部件。該方法還包括在第一多個第一外延部件上方生長第三多個第二外延部件并且在第二多個第一外延部件上方生長第四多個第二外延部件，其中，第三多個第二外延部件合并為合并的第二外延部件，而第四多個第二外延部件彼此分隔開。

在另一示例性方面，本發(fā)明針對一種形成FinFET器件的方法。該方法包括提供具有第一器件區(qū)和第二器件區(qū)的硅襯底，其中，第一器件區(qū)包括第一硅鰭，并且第二器件區(qū)包括多個第二硅鰭。該方法還包括：在第一硅鰭的S/D區(qū)中蝕刻多個第一凹槽并且在第二硅鰭的S/D區(qū)中蝕刻多個第二凹槽，以及在第一凹槽中生長第一多個第一外延部件并且在第二凹槽中生長第二多個第一外延部件。該方法還包括在第一多個第一外延部件上方生長第三多個第二外延部件并且在第二多個第一外延部件上方生長第四多個第二外延部件，其中，第三多個第二外延部件合并為合并的第二外延部件，而第四多個第二外延部件彼此分隔開。該方法還包括在合并的第二外延部件上方生長第三外延部件，同時保持第四多個第二外延部件彼此分隔開。

在另一示例性方面，本發(fā)明針對一種半導(dǎo)體器件。該半導(dǎo)體器件包括具有第一器件區(qū)和第二器件區(qū)的襯底，其中，第一器件區(qū)包括第一源極/漏極(S/D)區(qū)，并且第二器件區(qū)包括多個第二S/D區(qū)。該半導(dǎo)體器件還包括位于第一S/D區(qū)中的多個第一凹槽。該半導(dǎo)體器件還包括具有底部和位于底部上方的頂部的第一外延部件，其中，每個底部均位于第一凹槽中的一個中，并且頂部位于第一S/D區(qū)上方。該半導(dǎo)體器件還包括：多個第二凹槽，每個第二S/D區(qū)中具有一個第二凹槽，以及多個第二外延部件，每個第二外延部件均具有位于第二凹槽中的一個中的底部，其中，第二外延部件彼此分隔開。

上面概述了若干實施例的特征，使得本領(lǐng)域技術(shù)人員可以更好地理解本發(fā)明的方面。本領(lǐng)域技術(shù)人員應(yīng)該理解，他們可以容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計或修改用于實施與本文所介紹實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)勢的其他工藝和結(jié)構(gòu)。本領(lǐng)域技術(shù)人員也應(yīng)該意識到，這種等同構(gòu)造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，本文中他們可以做出多種變化、替換以及改變。