本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，尤其涉及一種獲取非對(duì)稱裝置柵堆疊電容的方法。

背景技術(shù)：

目前，由于非對(duì)稱器件結(jié)構(gòu)(asymmetric device)中的源極結(jié)構(gòu)與漏極結(jié)構(gòu)是不對(duì)稱的，會(huì)造成其柵源電容(gate to source capacitance，簡(jiǎn)稱Cgs)與柵漏電容(gate to drain capacitance，簡(jiǎn)稱Cgd)的值不相同，例如橫向擴(kuò)散金屬氧化物半導(dǎo)體(Laterally-Diffused Metal Oxide Semiconductor，簡(jiǎn)稱-LDMOS)等。

圖1是柵溝道電容曲線圖；如圖1所示，在對(duì)上述的非對(duì)稱器件結(jié)構(gòu)進(jìn)行電容測(cè)量時(shí)，雖然可通過柵溝道電容(gate to channel capacitance，簡(jiǎn)稱Cgc)與柵源電壓(gate to source voltage，簡(jiǎn)稱Vgs)之間的關(guān)系曲線特征來獲取該非對(duì)稱器件結(jié)構(gòu)的柵堆疊電容值(the total value of gate overlap capacitance)，但由于Cgs與Cgd的值不同，致使很難獲取該非對(duì)稱器件結(jié)構(gòu)準(zhǔn)確的Cgs的值及Cgd的值。

技術(shù)實(shí)現(xiàn)要素：

針對(duì)上述技術(shù)問題，本申請(qǐng)?zhí)峁┝艘环N獲取非對(duì)稱裝置柵堆疊電 容的方法，所述方法包括：

提供一柵源電容與柵漏電容不相等的待測(cè)非對(duì)稱MOS器件；

采用與所述待測(cè)非對(duì)稱MOS器件的源極相同的制備工藝，制備一對(duì)稱MOS器件的源極和漏極，以使得該對(duì)稱MOS器件的柵源電容、柵漏電容均與所述待測(cè)非對(duì)稱MOS器件的柵源電容相等；

采用量測(cè)工藝獲取所述對(duì)稱MOS器件的柵溝道電容，并根據(jù)該對(duì)稱MOS器件的柵溝道電容、柵源電容及柵漏電容之間的函數(shù)關(guān)系，計(jì)算出所述對(duì)稱MOS器件的柵源電容、柵漏電容，以得到所述待測(cè)非對(duì)稱MOS器件的柵源電容；

采用量測(cè)工藝獲取所述待測(cè)非對(duì)稱MOS器件的柵溝道電容，并根據(jù)該待測(cè)非對(duì)稱MOS器件的柵溝道電容、柵源電容及柵漏電容之間的函數(shù)關(guān)系，計(jì)算所述待測(cè)非對(duì)稱MOS器件的柵漏電容。

作為一個(gè)優(yōu)選的實(shí)施例，上述的獲取非對(duì)稱裝置柵堆疊電容的方法中，所述對(duì)稱MOS器件的柵溝道電容與其柵源電容、柵漏電容之間的函數(shù)關(guān)系包括以下公式：

Q_overlap.g＝-(Q_overlap.d+Q_overlap.s+(CGBO*L_active)*V_gb)；

Q_overlap.d＝Q_overlap.s；

$\frac{Q_{\mathrm{overlap}.s}}{W_{\mathrm{active}}}=\mathrm{CGSO}*V_{\mathrm{gs}}+\mathrm{CGSL}[V_{\mathrm{gs}}-V_{\mathrm{gs}.\mathrm{overlap}}-\frac{\mathrm{CKAPPAS}}{2}(-1+\sqrt{1-\frac{{4V}_{\mathrm{gs}.\mathrm{overlap}}}{\mathrm{CKAPPAS}}})];$

其中，Q_overlap.g表示柵極側(cè)的疊置電量，Q_overlap.d表示漏極側(cè)的疊置電量，Q_overlap.s表示源級(jí)側(cè)的疊置電量，CGBO表示柵極至體區(qū)的每個(gè)溝道單位長(zhǎng)度上的疊加電容，L_active表示有源區(qū)的長(zhǎng)度，V_gb表示柵極體區(qū)之間的電壓，W_active表示有源區(qū)的寬度，CGSO表示柵極至源區(qū)的 每個(gè)溝道單位長(zhǎng)度上的疊加電容，V_gs表示柵源極之間的電壓，CGSL表示柵極至源區(qū)的每個(gè)有源區(qū)單位長(zhǎng)度上的疊加電容，V_gs.overlap表示柵源極之間的疊加電壓，CKAPPAS表示源極側(cè)基于疊加電容的系數(shù)。

作為一個(gè)優(yōu)選的實(shí)施例，上述的獲取非對(duì)稱裝置柵堆疊電容的方法中，所述待測(cè)非對(duì)稱MOS器件的柵溝道電容與其柵源電容、柵漏電容之間的函數(shù)關(guān)系包括以下公式：

Q_overlap.g＝-(Q_overlap.d+Q_overlap.s+(CGBO*L_active)*V_gb)；

$\frac{Q_{\mathrm{overlap}.s}}{W_{\mathrm{active}}}=\mathrm{CGSO}*V_{\mathrm{gs}}+\mathrm{CGSL}[V_{\mathrm{gs}}-V_{\mathrm{gs}.\mathrm{overlap}}-\frac{\mathrm{CKAPPAS}}{2}(-1+\sqrt{1-\frac{{4V}_{\mathrm{gs}.\mathrm{overlap}}}{\mathrm{CKAPPAS}}})];$

$\frac{Q_{\mathrm{overlap}.d}}{W_{\mathrm{active}}}=\mathrm{CGDO}*V_{\mathrm{gd}}+\mathrm{CGDL}[V_{\mathrm{gd}}-V_{\mathrm{gd}.\mathrm{overlap}}-\frac{\mathrm{CKAPPAD}}{2}(-1+\sqrt{1-\frac{{4V}_{\mathrm{gd}.\mathrm{overlap}}}{\mathrm{CKAPPAD}}})]$

其中，Q_overlap.g表示柵極側(cè)的疊置電量，Q_overlap.d表示漏極側(cè)的疊置電量，Q_overlap.s表示源級(jí)側(cè)的疊置電量，CGBO表示柵極至體區(qū)的每個(gè)溝道單位長(zhǎng)度上的疊加電容，L_active表示有源區(qū)的長(zhǎng)度，V_gb表示柵極體區(qū)之間的電壓，W_active表示有源區(qū)的寬度，CGDO表示柵極至漏區(qū)的每個(gè)溝道單位長(zhǎng)度上的疊加電容，V_gd表示柵漏極之間的電壓，CGDL表示柵極至漏區(qū)的每個(gè)有源區(qū)單位長(zhǎng)度上的疊加電容，V_gd.overlap表示柵漏極之間的疊加電壓，CKAPPAD表示漏極側(cè)基于疊加電容的系數(shù)。

作為一個(gè)優(yōu)選的實(shí)施例，上述的獲取非對(duì)稱裝置柵堆疊電容的方法還包括：

根據(jù)所述對(duì)稱MOS器件的溝道的寬長(zhǎng)比與該對(duì)稱MOS器件進(jìn)行量測(cè)工藝時(shí)所處環(huán)境的溫度值之間的比值來確定所述對(duì)稱MOS器件的柵溝道電容、柵源電容及柵漏電容之間的函數(shù)關(guān)系；

根據(jù)所述待測(cè)非對(duì)稱MOS器件的溝道的寬長(zhǎng)比與該待測(cè)非對(duì)稱MOS器件進(jìn)行量測(cè)工藝時(shí)所處環(huán)境的溫度值之間的比值來確定所述待測(cè)非對(duì)稱MOS器件的柵溝道電容、柵源電容及柵漏電容之間的函數(shù)關(guān)系。

作為一個(gè)優(yōu)選的實(shí)施例，上述的獲取非對(duì)稱裝置柵堆疊電容的方法還包括：

對(duì)所述對(duì)稱MOS器件進(jìn)行量測(cè)工藝時(shí)，將該對(duì)稱MOS器件的源極、漏極及襯底短接；

對(duì)所述待測(cè)非對(duì)稱MOS器件進(jìn)行量測(cè)工藝時(shí)，將該待測(cè)非對(duì)稱MOS器件的源極、漏極及襯底短接。

作為一個(gè)優(yōu)選的實(shí)施例，上述的獲取非對(duì)稱裝置柵堆疊電容的方法還包括：

采用與所述待測(cè)非對(duì)稱MOS器件的漏極相同的制備工藝，制備所述對(duì)稱MOS器件的源極和漏極，以使得該對(duì)稱MOS器件的柵源電容、柵漏電容均與所述待測(cè)非對(duì)稱MOS器件的柵漏電容相等；

采用量測(cè)工藝獲取所述對(duì)稱MOS器件的柵溝道電容，并根據(jù)該對(duì)稱MOS器件的柵溝道電容、柵源電容及柵漏電容之間的函數(shù)關(guān)系，獲取所述對(duì)稱MOS器件的柵源電容、柵漏電容，進(jìn)而獲取所述待測(cè)非對(duì)稱MOS器件的柵漏電容；

采用量測(cè)工藝獲取所述待測(cè)非對(duì)稱MOS器件的柵溝道電容，并根據(jù)該待測(cè)非對(duì)稱MOS器件的柵溝道電容、柵源電容及柵漏電容之間的函數(shù)關(guān)系，獲取所述待測(cè)非對(duì)稱MOS器件的柵源電容。

本申請(qǐng)還提供了一種獲取非對(duì)稱裝置柵堆疊電容的方法，所述方法包括：

提供一襯底；

同步在所述襯底上至少制備一待測(cè)非對(duì)稱MOS器件和一對(duì)稱MOS器件；

繼續(xù)形成所述待測(cè)非對(duì)稱MOS器件、所述對(duì)稱MOS器件各自的柵極；

測(cè)量所述對(duì)稱MOS器件的柵溝道電容，并根據(jù)該對(duì)稱MOS器件的柵溝道電容、柵源電容及柵漏電容之間的函數(shù)關(guān)系，計(jì)算所述對(duì)稱MOS器件的柵源電容、柵漏電容，進(jìn)而得到所述待測(cè)非對(duì)稱MOS器件的柵源電容；

測(cè)量所述待測(cè)非對(duì)稱MOS器件的柵溝道電容，并根據(jù)該待測(cè)非對(duì)稱MOS器件的柵溝道電容、柵源電容及柵漏電容之間的函數(shù)關(guān)系，計(jì)算所述待測(cè)非對(duì)稱MOS器件的柵漏電容；

其中，所述對(duì)稱式MOS器件的源極摻雜區(qū)、漏極摻雜區(qū)均與所述待測(cè)非對(duì)稱MOS器件的源極摻雜區(qū)在同一例子摻雜工序中形成，以使得所述對(duì)稱式MOS器件的柵源電容、柵漏電容均與所述非對(duì)稱式MOS器件的柵源電容相等。

作為一個(gè)優(yōu)選的實(shí)施例，上述的獲取非對(duì)稱裝置柵堆疊電容的方法中，所述對(duì)稱MOS器件的柵溝道電容與其柵源電容、柵漏電容之間的函數(shù)關(guān)系包括以下公式：

Q_overlap.g＝-(Q_overlap.d+Q_overlap.s+(CGBO*L_active)*V_gb)；

Q_overlap.d＝Q_overlap.s；

$\frac{Q_{\mathrm{overlap}.s}}{W_{\mathrm{active}}}=\mathrm{CGSO}*V_{\mathrm{gs}}+\mathrm{CGSL}[V_{\mathrm{gs}}-V_{\mathrm{gs}.\mathrm{overlap}}-\frac{\mathrm{CKAPPAS}}{2}(-1+\sqrt{1-\frac{{4V}_{\mathrm{gs}.\mathrm{overlap}}}{\mathrm{CKAPPAS}}})];$

其中，Q_overlap.g表示柵極側(cè)的疊置電量，Q_overlap.d表示漏極側(cè)的疊置電量，Q_overlap.s表示源級(jí)側(cè)的疊置電量，CGBO表示柵極至體區(qū)的每個(gè)溝道單位長(zhǎng)度上的疊加電容，L_active表示有源區(qū)的長(zhǎng)度，V_gb表示柵極體區(qū)之間的電壓，W_active表示有源區(qū)的寬度，CGSO表示柵極至源區(qū)的每個(gè)溝道單位長(zhǎng)度上的疊加電容，V_gs表示柵源極之間的電壓，CGSL表示柵極至源區(qū)的每個(gè)有源區(qū)單位長(zhǎng)度上的疊加電容，V_gs.overlap表示柵源極之間的疊加電壓，CKAPPAS表示源極側(cè)基于疊加電容的系數(shù)。

作為一個(gè)優(yōu)選的實(shí)施例，上述的獲取非對(duì)稱裝置柵堆疊電容的方法中，所述待測(cè)非對(duì)稱MOS器件的柵溝道電容與其柵源電容、柵漏電容之間的函數(shù)關(guān)系包括以下公式：

Q_overlap.g＝-(Q_overlap.d+Q_overlap.s+(CGBO*L_active)*V_gb)

$\frac{Q_{\mathrm{overlap}.s}}{W_{\mathrm{active}}}=\mathrm{CGSO}*V_{\mathrm{gs}}+\mathrm{CGSL}[V_{\mathrm{gs}}-V_{\mathrm{gs}.\mathrm{overlap}}-\frac{\mathrm{CKAPPAS}}{2}(-1+\sqrt{1-\frac{{4V}_{\mathrm{gs}.\mathrm{overlap}}}{\mathrm{CKAPPAS}}})]$

$\frac{Q_{\mathrm{overlap}.d}}{W_{\mathrm{active}}}=\mathrm{CGDO}*V_{\mathrm{gd}}+\mathrm{CGDL}[V_{\mathrm{gd}}-V_{\mathrm{gd}.\mathrm{overlap}}-\frac{\mathrm{CKAPPAD}}{2}(-1+\sqrt{1-\frac{{4V}_{\mathrm{gd}.\mathrm{overlap}}}{\mathrm{CKAPPAD}}})]$

其中，Q_overlap.g表示柵極側(cè)的疊置電量，Q_overlap.d表示漏極側(cè)的疊置電量，Q_overlap.s表示源級(jí)側(cè)的疊置電量，CGBO表示柵極至體區(qū)的每個(gè)溝道單位長(zhǎng)度上的疊加電容，L_active表示有源區(qū)的長(zhǎng)度，V_gb表示柵極體區(qū)之間的電壓，W_active表示有源區(qū)的寬度，CGDO表示柵極至漏區(qū)的每個(gè)溝道單位長(zhǎng)度上的疊加電容，V_gd表示柵漏極之間的電壓，CGDL表示柵極至漏區(qū)的每個(gè)有源區(qū)單位長(zhǎng)度上的疊加電容，V_gd.overlap表示柵 漏極之間的疊加電壓，CKAPPAD(Coefficient of bias-dependent overlap capacitance for the drain side)表示漏極側(cè)基于疊加電容的系數(shù)。

作為一個(gè)優(yōu)選的實(shí)施例，上述的獲取非對(duì)稱裝置柵堆疊電容的方法還包括：

根據(jù)所述對(duì)稱MOS器件的溝道的寬長(zhǎng)比與該對(duì)稱MOS器件進(jìn)行量測(cè)工藝時(shí)所處環(huán)境的溫度值之間的比值來確定所述對(duì)稱MOS器件的柵溝道電容、柵源電容及柵漏電容之間的函數(shù)關(guān)系；

根據(jù)所述待測(cè)非對(duì)稱MOS器件的溝道的寬長(zhǎng)比與該待測(cè)非對(duì)稱MOS器件進(jìn)行量測(cè)工藝時(shí)所處環(huán)境的溫度值之間的比值來確定所述待測(cè)非對(duì)稱MOS器件的柵溝道電容、柵源電容及柵漏電容之間的函數(shù)關(guān)系。

作為一個(gè)優(yōu)選的實(shí)施例，上述的獲取非對(duì)稱裝置柵堆疊電容的方法還包括：

對(duì)所述對(duì)稱MOS器件進(jìn)行量測(cè)工藝時(shí)，將該對(duì)稱MOS器件的源極、漏極及襯底短接；

對(duì)所述待測(cè)非對(duì)稱MOS器件進(jìn)行量測(cè)工藝時(shí)，將該待測(cè)非對(duì)稱MOS器件的源極、漏極及襯底短接。

作為一個(gè)優(yōu)選的實(shí)施例，上述的獲取非對(duì)稱裝置柵堆疊電容的方法還包括：

所述對(duì)稱式MOS器件的源極摻雜區(qū)、漏極摻雜區(qū)均與所述待測(cè)非對(duì)稱MOS器件的漏極摻雜區(qū)在同一例子摻雜工序中形成，以使得所述對(duì)稱式MOS器件的柵源電容、柵漏電容均與所述非對(duì)稱式MOS 器件的柵漏電容相等；

測(cè)量所述對(duì)稱MOS器件的柵溝道電容，并根據(jù)該對(duì)稱MOS器件的柵溝道電容、柵源電容及柵漏電容之間的函數(shù)關(guān)系，計(jì)算所述對(duì)稱MOS器件的柵源電容、柵漏電容，進(jìn)而得到所述待測(cè)非對(duì)稱MOS器件的柵漏電容；

測(cè)量所述待測(cè)非對(duì)稱MOS器件的柵溝道電容，并根據(jù)該待測(cè)非對(duì)稱MOS器件的柵溝道電容、柵源電容及柵漏電容之間的函數(shù)關(guān)系，計(jì)算所述待測(cè)非對(duì)稱MOS器件的柵源電容。

作為一個(gè)優(yōu)選的實(shí)施例，上述的獲取非對(duì)稱裝置柵堆疊電容的方法還包括：

所述對(duì)稱式MOS器件的源極摻雜區(qū)及其漏極摻雜區(qū)的摻雜離子類型、濃度、面積、形狀均與所述待測(cè)非對(duì)稱MOS器件的源極摻雜區(qū)相同。

綜上所述，由于采用了上述技術(shù)方案，本申請(qǐng)?zhí)岢龅囊环N獲取非對(duì)稱裝置柵堆疊電容的方法，通過提供一設(shè)置的源漏極的特性尺寸均與待測(cè)的非對(duì)稱MOS器件上的源極或漏極尺寸相同的對(duì)稱MOS器件，以使得該對(duì)稱MOS器件的Cgs和Cgd均與該待測(cè)非對(duì)稱結(jié)構(gòu)的Cgs或Cgd相等，并利用該對(duì)稱MOS器件的Cgc與Vgs之間的關(guān)系曲線特征來獲取該非對(duì)稱器件結(jié)構(gòu)的柵堆疊電容值，即獲取該對(duì)稱MOS器件的Cgs和Cgd的值，相應(yīng)的也就獲得了待測(cè)非對(duì)稱結(jié)構(gòu)的Cgs或Cgd的值，并進(jìn)一步利用待測(cè)非對(duì)稱MOS器件的Cgc與Vgs之間的關(guān)系曲線特征和待測(cè)非對(duì)稱結(jié)構(gòu)的Cgs或Cgd的值，以獲取 該待測(cè)非對(duì)稱結(jié)構(gòu)的Cgd或Cgs的值，即精準(zhǔn)的獲取該待測(cè)非對(duì)稱結(jié)構(gòu)的柵堆疊電容值。

附圖說明

圖1是柵溝道電容曲線圖；

圖2是本申請(qǐng)實(shí)施例中待測(cè)非對(duì)稱MOS器件的結(jié)構(gòu)示意圖；

圖3是本申請(qǐng)實(shí)施例中制備的對(duì)稱MOS器件的結(jié)構(gòu)示意圖；

圖4是本申請(qǐng)實(shí)施例中制備的對(duì)稱MOS器件的柵溝道電容曲線圖；

圖5是本申請(qǐng)實(shí)施例中待測(cè)非對(duì)稱MOS器件的柵溝道電容曲線圖。

具體實(shí)施方式

下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施方式作進(jìn)一步的說明：

本實(shí)施例中獲取非對(duì)稱裝置柵堆疊電容的方法，主要是基于以下公式進(jìn)行說明。

柵極側(cè)疊置電量(Gate Overlap Charge)公式：

Q_overlap.g＝-(Q_overlap.d+Q_overlap.s+(CGBO*L_active)*V_gb)-------------------------------公式①

源級(jí)側(cè)電容(Drain side)公式：

$\frac{Q_{\mathrm{overlap}.s}}{W_{\mathrm{active}}}=\mathrm{CGSO}*V_{\mathrm{gs}}+\mathrm{CGSL}[V_{\mathrm{gs}}-V_{\mathrm{gs}.\mathrm{overlap}}-\frac{\mathrm{CKAPPAS}}{2}(-1+\sqrt{1-\frac{{4V}_{\mathrm{gs}.\mathrm{overlap}}}{\mathrm{CKAPPAS}}})]$-------------------------------------------------------------------------------------------------------------公式②$V_{\mathrm{gs}.\mathrm{overlap}}=\frac{1}{2}(V_{\mathrm{gs}}+{\mathrm{\δ}}_1-\sqrt{{(V_{`\mathrm{gs}}+{\mathrm{\δ}}_1)}^2+{4\mathrm{\δ}}_1})$-----------------------------------------------公式③

漏級(jí)側(cè)電容(Drain side)公式：

$\frac{Q_{\mathrm{overlap}.d}}{W_{\mathrm{active}}}=\mathrm{CGDO}*V_{\mathrm{gd}}+\mathrm{CGDL}[V_{\mathrm{gd}}-V_{\mathrm{gd}.\mathrm{overlap}}-\frac{\mathrm{CKAPPAD}}{2}(-1+\sqrt{1-\frac{{4V}_{\mathrm{gd}.\mathrm{overlap}}}{\mathrm{CKAPPAD}}})]$----------------------------------------------------------------------------------------------------------公式④$V_{\mathrm{gd}.\mathrm{overlap}}=\frac{1}{2}(V_{\mathrm{gd}}+{\mathrm{\δ}}_1-\sqrt{{(V_{`\mathrm{gd}}+{\mathrm{\δ}}_1)}^2+{4\mathrm{\δ}}_1})$----------------------------------------------公式⑤

對(duì)稱MOS器件中電量公式：

Q_overlap.d＝Q_overlap.s-----------------------------------------------------------------------------------公式⑥

其中，上述的公式①-⑥中，Q_overlap.g表示柵極側(cè)的疊置電量，Q_overlap.d表示漏極側(cè)的疊置電量，Q_overlap.s表示源級(jí)側(cè)的疊置電量，CGBO表示柵極至體區(qū)的每個(gè)溝道單位長(zhǎng)度上的疊加電容(represents the gate-to-body overlap capacitance per unit channel length)，L_active表示有源區(qū)的長(zhǎng)度，V_gb表示柵極體區(qū)之間的電壓，W_active表示有源區(qū)的寬度，CGSO表示柵極至源區(qū)的每個(gè)溝道單位長(zhǎng)度上的疊加電容，V_gs表示柵源極之間的電壓，CGSL表示柵極至源區(qū)的每個(gè)有源區(qū)單位長(zhǎng)度上的疊加電容，V_gs.overlap表示柵源極之間的疊加電壓，CKAPPAS表示源極側(cè)基于疊加電容的系數(shù)，CGDO表示柵極至漏區(qū)的每個(gè)溝道單位長(zhǎng)度上的疊加電容，V_gd表示柵漏極之間的電壓，CGDL表示柵極至漏區(qū)的每個(gè)有源區(qū)單位長(zhǎng)度上的疊加電容，V_gd.overlap表示柵漏極之間的疊加電壓，CKAPPAD表示漏極側(cè)基于疊加電容的系數(shù)。

優(yōu)選的，上述的V_gs.overlap＝V_gd.overlap＝0.02V。

圖2是本申請(qǐng)實(shí)施例中待測(cè)非對(duì)稱MOS器件的結(jié)構(gòu)示意圖，如 圖2所示，首先，根據(jù)測(cè)試工藝需求提供一待測(cè)非對(duì)稱MOS器件，如圖2所示，該待測(cè)非對(duì)稱MOS器件包括柵極11，及設(shè)置在該柵極11兩側(cè)的源極12和漏極13，且該源極12和漏極13相對(duì)于柵極11是非對(duì)稱的，這就使得該待測(cè)非對(duì)稱MOS器件的柵源電容Cgs的值與其柵漏電容Cgd的值不相等。

其次，為了準(zhǔn)確獲取上述待測(cè)非對(duì)稱MOS器件的柵源電容Cgs和柵漏電容Cgd的值，則需要根據(jù)上述待測(cè)非對(duì)稱MOS器件的源極12和/或漏極13的制備工藝條件及步驟，制備與其匹配的對(duì)稱MOS器件(symmetric device)；下面就以根據(jù)源極12的制備工藝條件及步驟制備與其匹配的對(duì)稱MOS器件為例進(jìn)行詳細(xì)說明：

圖3是本申請(qǐng)實(shí)施例中制備的對(duì)稱MOS器件的結(jié)構(gòu)示意圖，如圖3所示，采用與上述制備源極12相同的制備工藝條件及步驟制備一對(duì)稱MOS器件的源極22和漏極23，使得位于柵極21兩側(cè)的源極22和漏極23的特征尺寸如寬度(width)、長(zhǎng)度(length)、厚度(thickness)等參數(shù)及材質(zhì)等均與源極12相同，即只要使得該對(duì)稱MOS器件的柵源電容Cgs的值和柵漏電容Cgd的值均與上述的待測(cè)非對(duì)稱MOS器件的柵源電容Cgs的值相等即可，即可得公式⑥。

之后，將該對(duì)稱MOS器件的源極22和漏極23短接(即源漏極電壓Vgd＝0)，采用量測(cè)器件，獲取該對(duì)稱MOS器件的柵溝道曲線圖；圖4是本申請(qǐng)實(shí)施例中制備的對(duì)稱MOS器件的柵溝道電容曲線圖，橫軸表示柵源電壓V_GS，縱軸表示柵溝道電容Cgc，根據(jù)圖4即可準(zhǔn)確的獲取該對(duì)稱MOS器件的柵溝道電容Cgc的值，而由于該制 備的對(duì)稱MOS器件的柵源電容Cgs的值和柵漏電容Cgd的值相等，進(jìn)而可準(zhǔn)確的獲知該制備的對(duì)稱MOS器件的柵源電容Cgs的值和柵漏電容Cgd的值。

同時(shí)，由于該制備的對(duì)稱MOS器件的柵源電容Cgs的值和柵漏電容Cgd的值及待測(cè)非對(duì)稱MOS器件的柵源電容Cgs的值均相等，這樣也就能夠準(zhǔn)確的獲取待測(cè)非對(duì)稱MOS器件的柵源電容Cgs的值；即根據(jù)公式①、公式②、公式③及公式⑥，便可準(zhǔn)確的獲知上述的待測(cè)非對(duì)稱MOS器件的柵源電容Cgs的值。

最后，將該待測(cè)非對(duì)稱MOS器件的源極12和漏極33也短接(即源漏極電壓Vgd(gate to drain voltage)＝0)，以獲取該待測(cè)非對(duì)稱MOS器件的柵溝道曲線；圖5是本申請(qǐng)實(shí)施例中待測(cè)非對(duì)稱MOS器件的柵溝道電容曲線圖，橫軸表示柵源電壓V_GS，縱軸表示柵溝道電容Cgc，根據(jù)圖5即可準(zhǔn)確的獲取該對(duì)待測(cè)非對(duì)稱MOS器件的柵溝道電容Cgc的值，而同時(shí)在上述的工藝步驟中又獲取了該待測(cè)非對(duì)稱MOS器件的柵源電容Cgs的值，這樣就能夠準(zhǔn)確的獲知該待測(cè)非對(duì)稱MOS器件的柵漏電容Cgd的值，即根據(jù)公式①、公式④、公式⑤及公式⑥，便可準(zhǔn)確的獲知上述待測(cè)非對(duì)稱MOS器件的柵漏電容Cgd的值。

進(jìn)一步的，由于以漏極13為例的制備工藝條件及步驟制備與其匹配的對(duì)稱MOS器件的方法與源極12為例的制備方法十分近似，在此便不予詳細(xì)描述，具體可參見上述記載的內(nèi)容；同樣參見圖2～4所示，在以根據(jù)漏極13的制備工藝條件及步驟制備與其匹配的對(duì)稱 MOS器件時(shí)，則是采用與上述制備漏極13相同的制備工藝條件及步驟，制備一對(duì)稱MOS器件的源極22和漏極23，此時(shí)位于柵極21兩側(cè)的源極22和漏極23的尺寸如寬度(width)、長(zhǎng)度(length)等參數(shù)均與漏極13的尺寸相同，即使得該對(duì)稱MOS器件的柵源電容Cgs的值和柵漏電容Cgd的值均與上述的待測(cè)非對(duì)稱MOS器件的柵漏電容Cgd的值相等。

之后，將該對(duì)稱MOS器件的源極22和漏極23短接(即源漏極電壓Vsd＝0)，以獲取該對(duì)稱MOS器件的柵溝道曲線，并根據(jù)圖4獲取該對(duì)稱MOS器件的柵溝道電容Cgc的值，同樣該制備的對(duì)稱MOS器件的柵源電容Cgs的值和柵漏電容Cgd的值相等，進(jìn)而可準(zhǔn)確的獲知該制備的對(duì)稱MOS器件的柵源電容Cgs的值和柵漏電容Cgd的值。

然后，利用該制備的對(duì)稱MOS器件的柵源電容Cgs的值和柵漏電容Cgd的值及待測(cè)非對(duì)稱MOS器件的柵漏電容Cgd的值均相等的特性，以獲取待測(cè)非對(duì)稱MOS器件的柵漏電容Cgd的值。

最后，將該待測(cè)非對(duì)稱MOS器件的源極12和漏極13也短接(即源漏極電壓Vsd＝0)，以獲取該待測(cè)非對(duì)稱MOS器件的柵溝道曲線；并根據(jù)圖5即可準(zhǔn)確的獲取該對(duì)待測(cè)非對(duì)稱MOS器件的柵溝道電容Cgc的值，而利用在上述的工藝步驟中獲取的該待測(cè)非對(duì)稱MOS器件的柵漏電容Cgd的值，這樣就能夠準(zhǔn)確的獲知該待測(cè)非對(duì)稱MOS器件的柵源電容Cgs的值。

綜上，由于采用了上述技術(shù)方案，本申請(qǐng)?zhí)岢龅囊环N獲取非對(duì)稱 裝置柵堆疊電容的方法，通過提供一設(shè)置的源漏極的特性尺寸均與待測(cè)的非對(duì)稱MOS器件上的源極或漏極尺寸相同的對(duì)稱MOS器件，以使得該對(duì)稱MOS器件的Cgs和Cgd均與該待測(cè)非對(duì)稱結(jié)構(gòu)的Cgs或Cgd相等，并利用該對(duì)稱MOS器件的Cgc與Vgs之間的關(guān)系曲線特征來獲取該非對(duì)稱器件結(jié)構(gòu)的柵堆疊電容值，即獲取該對(duì)稱MOS器件的Cgs和Cgd的值，相應(yīng)的也就獲得了待測(cè)非對(duì)稱結(jié)構(gòu)的Cgs或Cgd的值，并進(jìn)一步利用待測(cè)非對(duì)稱MOS器件的Cgc與Vgs之間的關(guān)系曲線特征和待測(cè)非對(duì)稱結(jié)構(gòu)的Cgs或Cgd的值，以獲取該待測(cè)非對(duì)稱結(jié)構(gòu)的Cgd或Cgs的值，即精準(zhǔn)的獲取該待測(cè)非對(duì)稱結(jié)構(gòu)的柵堆疊電容值。

通過說明和附圖，給出了具體實(shí)施方式的特定結(jié)構(gòu)的典型實(shí)施例，基于本發(fā)明精神，還可作其他的轉(zhuǎn)換。盡管上述發(fā)明提出了現(xiàn)有的較佳實(shí)施例，然而，這些內(nèi)容并不作為局限。

對(duì)于本領(lǐng)域的技術(shù)人員而言，閱讀上述說明后，各中變化和修正無疑將顯而易見。因此，所附的權(quán)利要求書應(yīng)看作是涵蓋本發(fā)明的真實(shí)意圖和范圍的全部變化和修正。在權(quán)利要求書范圍內(nèi)任何和所有等價(jià)的范圍與內(nèi)容，都應(yīng)認(rèn)為仍屬本發(fā)明的意圖和范圍內(nèi)。