本發(fā)明涉及一種高密度存儲(chǔ)元件，尤其涉及一種借助多層存儲(chǔ)單元平面排列以提供三維立體陣列的存儲(chǔ)元件。
背景技術(shù)：
：隨著集成電路元件的臨界尺寸縮小到了通用存儲(chǔ)單元
技術(shù)領(lǐng)域：
(commonmemorycelltechnologies)的極限，設(shè)計(jì)師正持續(xù)尋找將多層存儲(chǔ)單元平面加以堆疊的技術(shù)，以達(dá)成更大儲(chǔ)存容量、更少每位元成本。舉例而言，在Lai，etal.，“AMulti-LayerStackableThin-FilmTransistor(TFT)NAND-TypeFlashMemory，”IEEEInt′lElectronDevicesMeeting，11-13Dec.2006之中，以及在Jungetal.，“ThreeDimensionallyStackedNANDFlashMemoryTechnologyUsingStackingSingleCrystalSiLayersonILDandTANOSStructureforBeyond30nmNode，”IEEEInt′lElectronDevicesMeeting，11-13Dec.2006之中，薄膜電晶體技術(shù)被應(yīng)用于電荷捕捉存儲(chǔ)技術(shù)中。在Katsumata，etal.，“Pipe-shapedBiCSFlashMemorywith16StackedLayersandMulti-Level-CellOperationforUltraHighDensityStorageDevices，”2009SymposiumonVLSITechnologyDigestofTechnicalPapers，2009中描述了另一個(gè)在電荷捕捉存儲(chǔ)技術(shù)中提供垂直與非門元件(NAND)的結(jié)構(gòu)。Katsumata等人所描述的結(jié)構(gòu)包括一垂直與非門，并使用硅-氧化物-氮化物-氧化物-硅(SONOS)電荷捕捉技術(shù)在每一個(gè)柵極/垂直通道界面上建立一存儲(chǔ)點(diǎn)。這個(gè)存儲(chǔ)器結(jié)構(gòu)，是以排列成與非門的垂直通道的半導(dǎo)體材料柱、與基板鄰接的下層選擇門以及位于頂端的上層選擇門為基礎(chǔ)；使用與半導(dǎo)體材料柱相交的平面字線層來形成多個(gè)水平字線；并在各層中形成所謂的環(huán)繞式柵極存儲(chǔ)單元(gateallaroundthecell)。Katsumata等人建議可以使用每單元多位元(multiple-bit-per-cell)寫入技術(shù)來實(shí)施此結(jié)構(gòu)。這些每單元多位元寫入技術(shù)需要精細(xì)掌控閾值電壓， 使得讀取與寫入的擾動(dòng)特征(disturbcharacteristics)更加關(guān)鍵。因此，即便采用高密度三維快閃存儲(chǔ)器技術(shù)，數(shù)據(jù)儲(chǔ)存的密度仍會(huì)受到限制。因?yàn)榘雽?dǎo)體材料柱與介電電荷捕捉結(jié)構(gòu)使用相對(duì)較大的橫截面而限制了擾動(dòng)，三維存儲(chǔ)結(jié)構(gòu)的密度因此受到限制。因此有需要提供三維集成電路存儲(chǔ)器，一種具有低制造成本、可靠、非常小的存儲(chǔ)器元件，以及高的數(shù)據(jù)密度的結(jié)構(gòu)。技術(shù)實(shí)現(xiàn)要素：本發(fā)明描述了一種垂直薄通道存儲(chǔ)器，其可配置來做為一三維與非門快閃存儲(chǔ)器。在存儲(chǔ)器中，垂直薄通道存儲(chǔ)單元沿著包括U形半導(dǎo)體薄膜的垂直有源柱狀體排列，提供具有沿著柱狀體的長軸兩側(cè)電性分離，并在底部電性連接的半導(dǎo)體薄膜的結(jié)構(gòu)。有源柱狀體配置在導(dǎo)電條帶疊層之間，其中導(dǎo)電條帶疊層可用來作為字線，并具有存儲(chǔ)單元在其間。這種結(jié)構(gòu)的結(jié)果是，使每一個(gè)有源柱狀體的平截頭體(frustum)形成兩個(gè)存儲(chǔ)單元，其中每一個(gè)位于平截頭體的存儲(chǔ)單元包括一個(gè)位于有源柱狀體一側(cè)的半導(dǎo)體薄膜之中的通道。另外，此陣列還可被配置來進(jìn)行每位址多位元的操作?？商峁┮源?lián)方式連接多個(gè)存儲(chǔ)單元的與非門串列(NANDstringofseries)，此與非門串列包括沿著單一有源柱狀體的U形路徑排列的多個(gè)存儲(chǔ)單元。如本發(fā)明所描述的一實(shí)施例，存儲(chǔ)元件包括多個(gè)導(dǎo)電條帶疊層，導(dǎo)電條帶疊層包括多個(gè)偶數(shù)疊層與奇數(shù)疊層。多個(gè)有源柱狀體包括U形半導(dǎo)體薄膜，排列在導(dǎo)電條帶疊層中對(duì)應(yīng)的偶數(shù)疊層與奇數(shù)疊層之間，在有源柱狀體的相對(duì)兩側(cè)面與對(duì)應(yīng)的偶數(shù)疊層與奇數(shù)疊層的導(dǎo)電條帶的交叉點(diǎn)的介面區(qū)定義出一多層陣列。有源柱狀體可包括第一與第二垂直通道膜，電性連接于底部，并具有沿著有源柱狀體長軸的外表面與內(nèi)表面。外表面配置在位于第一與第二疊層側(cè)壁上的數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)上。絕緣結(jié)構(gòu)，例如間隙(gap)，至少位于存儲(chǔ)單元所配置的平截頭體上，用來分隔垂直通道膜。垂直通道膜可為薄膜半導(dǎo)體材料，其中“薄膜”一詞在此是指約10納米(nm)或10納米以下的厚度。此一薄膜的厚度范圍可用來抑制存儲(chǔ)單元的短通道效應(yīng)，以提升元件的效能。而且，對(duì)比于現(xiàn)有技術(shù)，此薄膜的厚 度范圍使均勻的通道厚度得以實(shí)現(xiàn)，而較少取決于存儲(chǔ)單元的水平位置。而且，此結(jié)構(gòu)提供了由導(dǎo)電條帶的厚度而非由蝕刻布局圖案來決定的通道長度尺寸。這使存儲(chǔ)單元具有非常短且均勻的通道長度成為可能。結(jié)合短通道以及由薄通道膜所提升的短通道效能，可得到高密度良好效能的存儲(chǔ)器。本發(fā)明公開了一種具有U形與非門串列的三維陣列，其中U形與非門串列包括串接的偶數(shù)與奇數(shù)存儲(chǔ)單元。偶數(shù)存儲(chǔ)單元被配置在一介面區(qū)中，可透過有源柱狀體與偶數(shù)疊層中的導(dǎo)電條帶進(jìn)行存取。奇數(shù)存儲(chǔ)單元被配置在一介面區(qū)中，可透過有源柱狀體與奇數(shù)疊層中的導(dǎo)電條帶進(jìn)行存取。有源柱狀體頂部的平截頭體包括位于奇數(shù)側(cè)的第一開關(guān)，以及位于偶數(shù)側(cè)的第二開關(guān)。第一開關(guān)可由位于奇數(shù)疊層的頂部導(dǎo)電條帶中的信號(hào)所控制，第二開關(guān)可由偶數(shù)疊層的頂部導(dǎo)電條帶中的信號(hào)所控制。第一開關(guān)(例如接地選擇線，GSL)可用來將與非門串列連接至一通用源極線，或其他參考線，而第二開關(guān)(例如串列選擇線，SSL)可用來將與非門串列連接至一位源極線，或耦合至感應(yīng)電路的其他導(dǎo)線。配置控制電路來提供不同的偏壓至偶數(shù)與奇數(shù)導(dǎo)電條帶，并且可配置成借助其中之一或多于之一的導(dǎo)電條帶來執(zhí)行寫入操作，數(shù)據(jù)位元可被存儲(chǔ)在被選擇的有源柱狀體中特定平截頭體中的偶數(shù)存儲(chǔ)單元或奇數(shù)存儲(chǔ)單元之中。位于偶數(shù)疊層與奇數(shù)疊層的中間層的導(dǎo)電條帶可配置來做為位于特定有源柱狀體上的U形與非門串列的第一部分與第二部分的字線。偶數(shù)疊層與奇數(shù)疊層中下層導(dǎo)電條帶可配置來做為反相輔助柵極線(inversionassistgatelines)以增加在柱狀體底部的半導(dǎo)體薄膜的導(dǎo)電性。導(dǎo)電條帶疊層排列成區(qū)塊狀，并且在特定區(qū)塊中，奇數(shù)疊層中特定層的導(dǎo)電條帶配置為梳狀結(jié)構(gòu)，此梳狀結(jié)構(gòu)具有自奇數(shù)平板延伸出的導(dǎo)電條帶，以及在偶數(shù)疊層中特定層的導(dǎo)電條帶配置為梳狀結(jié)構(gòu)，此梳狀結(jié)構(gòu)具有自偶數(shù)平板延伸出的導(dǎo)電條帶，在特定區(qū)塊中自奇數(shù)與偶數(shù)疊層延伸出的導(dǎo)電條帶相互交叉。本發(fā)明也提供制造此處所述的存儲(chǔ)元件的方法。在一實(shí)施例中，此制造方法包括下述步驟：形成一層薄膜半導(dǎo)體位于導(dǎo)電條帶疊層之上，包含形成在導(dǎo)電條帶疊層之間溝道的側(cè)壁上。之后，圖案化薄膜半導(dǎo)體層以在 溝道的相對(duì)兩側(cè)形成薄垂直通道膜，使位于相對(duì)兩側(cè)的垂直通道膜之間具有包括有間隙的一絕緣結(jié)構(gòu)。本發(fā)明的其他方面以及優(yōu)點(diǎn)可見于附圖及以下的詳細(xì)敘述，以及本申請(qǐng)的權(quán)利要求書。附圖說明圖1為包含垂直通道結(jié)構(gòu)的三維存儲(chǔ)元件的簡化結(jié)構(gòu)透視圖；圖1A為圖1中位于單一有源柱狀體上的與非門串列的電路示意圖；圖2為根據(jù)本發(fā)明所述的結(jié)構(gòu)所繪示的位于單一有源柱狀體上的U形與非門串列的電路示意圖；圖2A為位于三維存儲(chǔ)元件中具有U形垂直通道膜的有源柱狀體的剖面示意圖；圖3為位于三維存儲(chǔ)元件中的U形垂直通道膜的下部結(jié)構(gòu)透視圖；圖4與圖2類似，為三維存儲(chǔ)元件中有源柱狀體的串列選擇電晶體結(jié)構(gòu)透視圖；圖5為三維存儲(chǔ)元件中具有被間隙分隔的薄通道膜結(jié)構(gòu)的有源柱狀體的兩個(gè)平截頭體以及存儲(chǔ)單元的結(jié)構(gòu)透視圖；圖6為具有位于偶數(shù)邊與奇數(shù)邊的存儲(chǔ)單元以及薄通道膜結(jié)構(gòu)的有源柱狀體平截頭體的結(jié)構(gòu)俯視圖；圖7為用來形成本發(fā)明所述的三維陣列的薄膜垂直通道結(jié)構(gòu)的結(jié)構(gòu)透視圖；圖8至圖18為形成三維與非門的各個(gè)制造階段的結(jié)構(gòu)透視圖；圖19為本發(fā)明中三維與非門的字線、串列選擇線與接地選擇線的布局圖；圖20為根據(jù)本發(fā)明的一實(shí)施例繪示的薄通道膜三維與非門結(jié)構(gòu)的布局圖；圖21為根據(jù)本發(fā)明的另一實(shí)施例繪示的具有間隙用來分隔相反兩側(cè)的垂直通道膜的薄通道三維與非門的布局圖；圖22A至圖22B為根據(jù)本發(fā)明的數(shù)個(gè)替代實(shí)施例所繪示的三維與非門結(jié)構(gòu)的有源柱狀體的結(jié)構(gòu)剖面圖；圖23為根據(jù)本發(fā)明的另一替代實(shí)施例繪示的三維與非門結(jié)構(gòu)的有源柱狀體的結(jié)構(gòu)剖面圖；圖24為位于本發(fā)明所述的導(dǎo)電條帶疊層的側(cè)壁上的薄通道膜的結(jié)構(gòu)剖面圖；圖25為一種適用于本發(fā)明的三維與非門存儲(chǔ)器中的儲(chǔ)存結(jié)構(gòu)；圖26為制造雙柵垂直通道結(jié)構(gòu)的方法流程圖；圖27為包括具有薄通道結(jié)構(gòu)的三維存儲(chǔ)陣列的集成電路存儲(chǔ)器的方塊圖。【附圖標(biāo)記說明】50：垂直通道結(jié)構(gòu)51a：供串列選擇線電晶體通道本體的一部分51b：供串列選擇線電晶體通道本體的另一部分52：絕緣層53：夾層54、55：導(dǎo)電條帶56、57：導(dǎo)電膜58、59：字線60、61：輔助柵極線62、63：導(dǎo)電膜69：電荷儲(chǔ)存元件70、71：存儲(chǔ)單元80-1、80-2、80-3、80-4：薄膜半導(dǎo)體條帶80a、80b、81a、81b：垂直通道膜82：串列選擇線83：接地選擇線84、85：存儲(chǔ)儲(chǔ)存結(jié)構(gòu)86：間隙87：間隙90、91、92、93：字線94、96：存儲(chǔ)單元95：區(qū)域100：存儲(chǔ)元件101：底柵極118：字線接點(diǎn)119：源極線接點(diǎn)120：垂直通道結(jié)構(gòu)121、121-E、121-O：與非門串列125：參考線126：層間導(dǎo)體127：接點(diǎn)128：位線接點(diǎn)129：通用源極線接點(diǎn)130：連接元件131：第一開關(guān)132：第二開關(guān)134：底層135：輔助柵極結(jié)構(gòu)140：垂直導(dǎo)電元件148：有源柱狀體149：疊層150：焊墊161：接地選擇線162：串列選擇線163：字線179：參考選擇開關(guān)180：交叉點(diǎn)190：串列選擇開關(guān)214、215、216：落著區(qū)217：接地選擇線區(qū)域260：有源柱狀體261：層間連接器262：層間連接器263、265：串列選擇線264、266：落著焊墊區(qū)300：水平導(dǎo)電條帶301、302：垂直通道膜303、304：數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)305：存儲(chǔ)單元310、311：半導(dǎo)體膜310a、311a：外表面310b、311b：內(nèi)表面314：區(qū)域316：間隙320：數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)330、331、332、333：導(dǎo)電條帶350：存儲(chǔ)單元901：集成電路905、930：匯流排910：控制邏輯920：區(qū)塊940、950、970：解碼器945：串列選擇線/接地選擇線955：字線960：存儲(chǔ)陣列965：全域字線975、985：數(shù)據(jù)線980：寫入緩沖電路990：多層數(shù)據(jù)緩沖區(qū)991：輸入/輸出電路993：數(shù)據(jù)途徑1101：絕緣層1105：頂層1110、1111、1112、1113：疊層1121、1122、1123、1124、1125：絕緣材料層1130：阻隔層1131：電荷儲(chǔ)存層1132：隧穿層1140：薄層1140-E、1140-O：區(qū)域1141：區(qū)域1160：填充物1161：間隙1162：區(qū)域1163：區(qū)域2000、2001、2002、2003、2004、2005：垂直通道結(jié)構(gòu)2011：間隙2011-E、2011-O：疊層2012：絕緣材料層2020、2021、2022、2023、2024、2025、2026、2027：接觸插塞2030、2031、2032、2033、2034、2035、2036、2037、2051、2052、2053、2055、2056、2057：層間連接器2040、2044：導(dǎo)體線2041、2042、2043、2045、2046、2047：導(dǎo)體柱2060、2061、2062：位線2069：電流路徑2070、2071、2073、2074、2075、2076、2077、2078、2079：部分3001、3002、3003、3004：導(dǎo)電條帶3010、3011、3012：介電層3013、3022：薄膜半導(dǎo)體層3030、3031、3033、3035、3036、3037、3038：存儲(chǔ)單元3040、3041、3042、3043、3044、3045、3046：絕緣體3050、3051：絕緣結(jié)構(gòu)3060：間隙3061、3062：薄絕緣層3063、3064：薄通道膜3070：間隙3071：薄通道內(nèi)襯3601：在基板上形成絕緣層3602：在絕緣層上形成多個(gè)第一導(dǎo)電材料層3603：在導(dǎo)電條帶疊層的側(cè)表面上形成一數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)3604：在疊層上方的存儲(chǔ)層上形成半導(dǎo)體薄膜，并使半導(dǎo)體薄膜沿著疊層之間的溝道側(cè)壁往下延伸，并覆蓋溝道的底部3605：在位于相鄰疊層的側(cè)壁上相對(duì)兩側(cè)的薄膜之間提供絕緣結(jié)構(gòu)3606：進(jìn)行圖案化，以定義出包含有彼此分離的薄垂直通道膜的有源柱狀體3607：在有源柱狀體之間提供絕緣結(jié)構(gòu)3608：圖案化半導(dǎo)體層，由此定義出位線焊墊以及源極參考線焊墊3609：形成第一上方圖案化導(dǎo)體層，連接至多個(gè)位線焊墊；以及形成第二上方圖案化導(dǎo)體層，連接至源極參考線焊墊4001、4002、4003、4004：導(dǎo)電條帶4010、4030、5030：阻隔層4011、4031、5031：電荷捕捉層4012、4032、5032：隧穿層4013、4014、4033、4034、5033：薄通道膜4020：絕緣結(jié)構(gòu)4025：區(qū)域4045：間隙4046：片段5003、5004：導(dǎo)電條帶5005、5006：側(cè)壁5038、5039：空氣間隙5070、5071、5072、5073、5075、5076、5077、5078：導(dǎo)電條帶5080、5081、5082、5083、5084、5085、5086、5087：絕緣層5090：介電電荷捕捉層5091、5092：薄膜層6050：通道結(jié)構(gòu)6050a：表面6052、6057：阻隔層6053、6054、6055：隧穿層6056、6059：電荷儲(chǔ)存層6058：柵極材料層AG：輔助柵極BL：位線CSL：通用源極線GSL、GSL0～GSL4：接地選擇線SL：源極線SSL、SSL0～SSL3：串列選擇線WL：字線具體實(shí)施方式本
發(fā)明內(nèi)容的實(shí)施例的詳細(xì)說明參照附圖1～27。圖1為具有獨(dú)立雙柵結(jié)構(gòu)的三維存儲(chǔ)元件100的示意圖。此三維存儲(chǔ)元件100為根據(jù)，在2014年8月28日提出申請(qǐng)的美國專利申請(qǐng)?zhí)?4/471,788的共同申請(qǐng)案的三維垂直通道技術(shù)所繪示，其中該申請(qǐng)案將通過引用并插入此處(incorporatedbyreference)的方式，將此專利全文收載于本
發(fā)明內(nèi)容之中。存儲(chǔ)元件100包括存儲(chǔ)單元的與非門串列陣列，配置于一獨(dú)立雙柵垂直通道(independentdoublegateverticalchannel，IDGVC)存儲(chǔ)陣列，每個(gè)垂直通道具有兩個(gè)與非門串列，適合于每單元多位元的數(shù)據(jù)儲(chǔ)存。存儲(chǔ)元件100包括一集成電路基板，以及被絕緣材料分隔的多個(gè)導(dǎo)電條帶疊層，其包括了至少一底層(接地選擇線)、多個(gè)中間層(字線)，以及一頂層(串 列選擇線)。在圖1所繪示的實(shí)施例中，一導(dǎo)電條帶疊層149包括了一底部平面層(接地選擇線)、范圍自WL0至WLN-1的多個(gè)中間平面層(字線)，以及一頂部平面層(串列選擇線)，其中N可為8、16、32、64等等。相鄰的偶數(shù)字線WLi與奇數(shù)字線WLi+1相連接以分開偏壓電路(未繪示)，如此一來位于兩相鄰字線之間的每一個(gè)垂直通道結(jié)構(gòu)的平截頭體中的兩個(gè)電荷儲(chǔ)存點(diǎn)可被分別存取并用于數(shù)據(jù)儲(chǔ)存。獨(dú)立字線的排列方式，可通過例如連接偶數(shù)字線至第一偏壓結(jié)構(gòu)，以及連接奇數(shù)字線至另一分開的偏壓結(jié)構(gòu)來加以實(shí)現(xiàn)，其詳細(xì)的實(shí)施方式將描述如下。用來作為字線、串列選擇線以及接地選擇線的導(dǎo)電條帶可包括各種材料，這些材料包括摻雜半導(dǎo)體、金屬，以及導(dǎo)電化合物，包括含有硅、鍺、鍺化硅、碳化硅、氮化鈦、氮化鉭、鎢及鉑的材料。垂直通道結(jié)構(gòu)(例如垂直通道結(jié)構(gòu)120)為存儲(chǔ)元件中位線結(jié)構(gòu)的一部分，并可包括適于作為存儲(chǔ)單元的通道的半導(dǎo)體材料，這些材料例如包括硅、鍺、鍺化硅、砷化鎵、碳化硅，以及石墨烯。在所說明的范例中，多個(gè)字線結(jié)構(gòu)正交排列于多個(gè)疊層之上并與疊層表面共形，還包括位于疊層之間，用來作為垂直通道結(jié)構(gòu)120的疊層間半導(dǎo)體本體元件(inter-stacksemiconductorbodyelements)；以及位于這些疊層上方，并且連接疊層間垂直通道結(jié)構(gòu)120的連接構(gòu)件130。連接構(gòu)件130，在此實(shí)施例中，包括一半導(dǎo)體，例如多晶硅，具有相對(duì)高的摻雜濃度，故而可以具有比疊層間的垂直通道結(jié)構(gòu)120高的導(dǎo)電性。其中，疊層間的垂直通道結(jié)構(gòu)120是構(gòu)造用來提供通道區(qū)域(channelregions)給位于疊層中的存儲(chǔ)單元。在一替代實(shí)施方式中，這些連接元件可以是利用層間連接器或是插塞連接至垂直通道結(jié)構(gòu)的一部分分上方的圖案化金屬層(overlyingpatternedmetallayers)。存儲(chǔ)元件(memorydevice)包括存儲(chǔ)層，例如數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)，位于交叉點(diǎn)180的介面區(qū)上。其中，交叉點(diǎn)180位于疊層中多個(gè)中間平面層(字線)中的偶數(shù)與奇數(shù)導(dǎo)電條帶的側(cè)表面和多個(gè)字線結(jié)構(gòu)的疊層間垂直通道結(jié)構(gòu)120之間。存儲(chǔ)層可包括多層數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)，由快閃存儲(chǔ)技術(shù)可知，包括例如氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)、氧化物-氮化物- 氧化物-氮化物-氧化物(oxide-nitride-oxide-nitride-oxide，ONONO)、硅-氧化物-氮化物-氧化物-硅(silicon-oxide-nitride-oxide-silicon，SONOS)、能隙工程硅-氧化物-氮化物-氧化物-硅(bandgapengineeredsilicon-oxide-nitride-oxide-silicon，BE-SONOS)、氮化鉭、氧化鋁、氮化硅、氧化硅、硅(tantalumnitride，aluminumoxide，siliconnitride，siliconoxide，silicon，TANOS)以及高介電常數(shù)金屬能隙工程硅-氧化物-氮化物-氧化物-硅(metal-high-kbandgap-engineeredsilicon-oxide-nitride-oxide-silicon，MABE-SONOS)。在其他實(shí)施例中，存儲(chǔ)層可以是如后述圖25所示的介電電荷捕捉結(jié)構(gòu)，并詳述于本案的共同申請(qǐng)案：美國專利14/309,622，標(biāo)題為Bandgap-EngineeredMemorywithMultipleChargeTrappingLayersStoringCharge，由呂函庭發(fā)明；該申請(qǐng)案將通過引用并入的方式，將此專利全文收載于本
發(fā)明內(nèi)容之中。在一代表元件中，存儲(chǔ)材料介電層115可包括一能隙工程復(fù)合隧穿介電層，包括一層少于2納米厚的二氧化硅、一層少于3納米厚的氮化硅，以及一層少于4納米厚的二氧化硅。在一實(shí)施例中，該復(fù)合隧穿介電層由超薄二氧化硅層O1(例如厚度為15埃()以下)、超薄氮化硅層N1(例如厚度為30埃以下)，以及超薄二氧化硅層O2(例如厚度為35埃以下)所構(gòu)成，可在從半導(dǎo)體本體介面起算15?；蚋俚钠凭嚯x(offset)上，測(cè)得價(jià)帶能階增加了約2.6電子伏特(eV)。O2層通過一低價(jià)帶能階(高空穴空穴隧穿壁障)及一高導(dǎo)帶能階的區(qū)域，使N1層自電荷捕捉層分離，約第二偏移距離(例如距離介面約30～45埃)。此電場足以促使空穴空穴隧穿進(jìn)而抬升第二位置的價(jià)帶能階，到達(dá)有效消除空穴空穴隧穿壁障的程度。由于，此第二位置自介面起算的距離較遠(yuǎn)。因此，O2層不會(huì)顯著干擾輔助空穴空穴隧穿的電場，同時(shí)提高了隧穿介電層在低場狀況下阻止漏電的能力。上述這些層可使用，例如低壓化學(xué)氣相沉積(lowpressurechemicalvapordeposition，LPCVD)，來共形沉積。在此一實(shí)施例中，存儲(chǔ)材料介電層115中的電荷捕捉層包括厚度大于50埃的氮化硅層，在此一實(shí)施例中，包含通過，例如低壓化學(xué)氣相沉積所形成，厚度約70埃的氮化硅層。也可以采用其他電荷捕捉材料與結(jié)構(gòu)， 包括例如氮氧化硅(SixOyNz)、富硅氮化硅、富硅氧化硅，捕捉層包括嵌入式納米粒子等等。在此一實(shí)施例中，存儲(chǔ)材料介電層115的阻擋介電層包括厚度大于50埃的二氧化硅層，包含通過，例如低壓化學(xué)氣相沉積或以濕爐氧化工藝(wetfurnaceoxidationprocess)將氮化物進(jìn)行其他濕式氧化，形成厚度例如，在此一實(shí)施例中，約90埃的二氧化硅。其他阻擋介電層可包括高介電常數(shù)材料，例如氧化鋁。用于形成前述能隙工程硅-氧化物-氮化物-氧化物-硅或氧化物-氮化物-氧化物薄膜及通道材料的沉積技術(shù)，可以使用傳統(tǒng)的低壓化學(xué)氣相沉積方法來進(jìn)行。另一方面，例如原子層沉積(atomiclayerdeposition，ALD)等工具可利用來形成這些膜。在串列選擇線與接地選擇線層區(qū)域的柵極介電層可使用相較于存儲(chǔ)層不同的組成。垂直通道結(jié)構(gòu)與其數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)的組合此處稱為有源柱狀體(例如有源柱狀體148)。在本實(shí)施例中，位于交叉點(diǎn)180中的存儲(chǔ)單元被配置在垂直與非門串列之中。在此配置中，兩個(gè)分開的與非門串列分別被構(gòu)建在單一的疊層間垂直通道結(jié)構(gòu)的相反兩側(cè)面上。兩分開的與非門串列可獨(dú)立進(jìn)行每單元一位元(single-bit-per-cell)或每單元多位元的讀取、抹除與寫入操作。在本實(shí)施例中，參考導(dǎo)體160配置在導(dǎo)電條帶的底層(接地選擇線)以及集成電路基板(未繪示)之間。至少一參考線結(jié)構(gòu)正交排列于疊層之上；包括位于疊層之間，并且電性連接至參考導(dǎo)體160的疊層間垂直導(dǎo)電元件140上，以及包括位于疊層(例如疊層149)之上，并且連接疊層間垂直導(dǎo)電元件140的連接接觸墊150上。疊層間垂直導(dǎo)電元件140可以使用與垂直通道結(jié)構(gòu)120相同的材料來形成，或可替換使用導(dǎo)電度較垂直通道結(jié)構(gòu)120高的材料來形成。在圖1所示的結(jié)構(gòu)中，串列選擇線(例如串列選擇線162)配置于每一有源柱狀體(例如有源柱狀體148)的每一側(cè)。字線(例如字線163)也配置于每一有源柱狀體(例如有源柱狀體148)的每一側(cè)。此外，接地選擇線(例如接地選擇線161)也配置于每一有源柱狀體(例如有源柱狀體148)的每一側(cè)。存儲(chǔ)元件包括串列選擇開關(guān)190，位于導(dǎo)電條帶的上層平面層或頂部平面層的介面區(qū)，以及參考選擇開關(guān)179位于導(dǎo)電條帶的底部平面層(接地選擇線)的介面區(qū)。在某些實(shí)施例中，數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)的介電層可用來做為串列選擇開關(guān)190與參考選擇開關(guān)179的柵極介電材料。存儲(chǔ)元件包括連接至位線結(jié)構(gòu)的第一上方圖案化導(dǎo)體層(未繪示)，包括多個(gè)全域位線耦接至感應(yīng)電路。存儲(chǔ)元件也包括第二上方圖案化導(dǎo)體層(未繪示)，其可被圖案化，也可位于第一圖案化導(dǎo)體層之上或之下。此第二上方圖案化導(dǎo)體層，例如通過與連接接觸墊150形成接觸，來與至少一參考線結(jié)構(gòu)連接。此第二上方圖案化導(dǎo)體層可將至少一參考線結(jié)構(gòu)連接至參考電源，或?qū)⒅辽僖粎⒖季€結(jié)構(gòu)連接至提供參考電壓的電路。在圖1所繪示的實(shí)施例中，位線結(jié)構(gòu)中的連接構(gòu)件130包括N型重?fù)诫s半導(dǎo)體材料。位線結(jié)構(gòu)中的層間垂直通道結(jié)構(gòu)120包括未摻雜或是輕摻雜的半導(dǎo)體材料，用來作為通道。在圖1所繪示的實(shí)施例中，參考導(dǎo)體160包括N型重?fù)诫s半導(dǎo)體材料，至少一參考線結(jié)構(gòu)的連接接觸墊150包括N型重?fù)诫s半導(dǎo)體材料。至少一參考線結(jié)構(gòu)的層間垂直導(dǎo)電構(gòu)件140也包括N型重?fù)诫s半導(dǎo)體材料。在一替代實(shí)施例中，一金屬或金屬化合物可用來取代摻雜半導(dǎo)體。在一實(shí)施例中，為了降低參考導(dǎo)體160的電阻，存儲(chǔ)元件可包括靠近參考導(dǎo)體160的底部柵極101。在讀寫操作中，底部柵極101可借助合適的導(dǎo)通電壓來開啟，以增加參考導(dǎo)體160的導(dǎo)電性。其中，導(dǎo)通電壓施加于底部柵極101下方的基板中部的摻雜井或其他位于其下方的圖案化導(dǎo)體結(jié)構(gòu)上。圖1A為圖1所示結(jié)構(gòu)中的單一有源柱狀體的電路示意圖，其繪示位于此柱狀體的各個(gè)側(cè)邊的多個(gè)與非門串列。有源柱狀體從(例如與圖1的連接構(gòu)件130連接的)字線接點(diǎn)118延伸至(例如與圖1的參考導(dǎo)體160連接的)源極線接點(diǎn)119。源極線接點(diǎn)119連接有源柱狀體至參考線125，對(duì)應(yīng)圖1的參考導(dǎo)體160。參考線125連接至層間導(dǎo)體126，再連接至接點(diǎn)127，為一圖案化導(dǎo)體，可用以作為與非門陣列的通用源極線。如圖所示，介于字線接點(diǎn)118與源極線接點(diǎn)119之間的有源柱狀體包括偶數(shù)與非門串列121-E，與奇數(shù)與非門串列121-O。此有源柱狀體設(shè)置于偶數(shù)與奇 數(shù)導(dǎo)電條帶疊層之間，其中偶數(shù)疊層的上層包括偶數(shù)串列選擇線，以及奇數(shù)疊層的上層包括奇數(shù)串列選擇線。疊層中的中間層包括偶數(shù)與奇數(shù)字線WL0至WLn，分別對(duì)應(yīng)偶數(shù)與奇數(shù)與非門串列。疊層中的一下層包括一偶數(shù)接地選擇線與一奇數(shù)接地選擇線。將存儲(chǔ)器結(jié)構(gòu)詳述如下，在存儲(chǔ)器結(jié)構(gòu)中，每個(gè)有源柱狀體提供位于U型與非門串列中的多個(gè)存儲(chǔ)單元一個(gè)薄通道結(jié)構(gòu)。圖2為單一有源柱狀體中U型與非門串列的電路示意圖。U型與非門串列連接于位線接點(diǎn)128與通用源極線接點(diǎn)129之間。有源柱狀體配置于偶數(shù)疊層與奇數(shù)疊層之間，其中奇數(shù)疊層的上層，在此實(shí)施例中，可包括串列選擇線。此串列選擇線可作為與非門串列的第一開關(guān)131的柵極。另外，偶數(shù)疊層的上層，在此實(shí)施例中，可包括串列選擇線作為同一個(gè)與非門串列的第二開關(guān)132的柵極。疊層中的中間層包括偶數(shù)與奇數(shù)字線，其中奇數(shù)字線包括字線WL0至WLi，而偶數(shù)字線包括字線WLi+1至WLn。在疊層的底層134，提供薄通道結(jié)構(gòu)的半導(dǎo)體薄膜彼此電性連接的，例如通過形成單一連續(xù)的薄膜，來聯(lián)通位于導(dǎo)電條帶疊層之間的空間。在本實(shí)施例中，還包括輔助柵極結(jié)構(gòu)135，經(jīng)由柵極介電材料耦接至疊層底部的半導(dǎo)體薄膜。輔助柵極結(jié)構(gòu)135可用于產(chǎn)生反轉(zhuǎn)區(qū)域，以增加奇數(shù)側(cè)與偶數(shù)疊層的導(dǎo)電條帶的導(dǎo)電性。此輔助柵極135可通過位于有源柱狀體下方的基板中的摻雜區(qū)或通過其他技術(shù)來據(jù)以實(shí)施。此U型與非門串列包括設(shè)置于偶數(shù)疊層的一側(cè)彼此串接的多個(gè)偶數(shù)存儲(chǔ)單元，以及設(shè)置于奇數(shù)疊層的一側(cè)的多個(gè)奇數(shù)存儲(chǔ)單元。圖2A為用來實(shí)現(xiàn)圖2的U型與非門串列的有源柱狀體的結(jié)構(gòu)剖面圖。圖2A的有源柱狀體包括垂直通道結(jié)構(gòu)50，垂直通道結(jié)構(gòu)50包括一垂直多晶硅半導(dǎo)體本體，包括被沿著柱狀體所設(shè)置的夾層53分隔的偶數(shù)與奇數(shù)薄通道膜，并電性連接于此柱狀體的底部。電荷儲(chǔ)存元件69設(shè)置于柱狀體的每一側(cè)面。垂直通道結(jié)構(gòu)50包括位于一側(cè)面，用來提供串列選擇線電晶體通道本體的一部分51a；以及位于另一側(cè)面用來提供位接地選擇線電晶體通道本體的另一部分51b。夾層53設(shè)置在部分51a和51b，以及垂直通道結(jié)構(gòu)的底部之間，并且設(shè)置在位于偶數(shù)與奇數(shù)字線之間的垂直通道結(jié)構(gòu)50之中。在一部分的實(shí)施例當(dāng)中，夾層53在與字線交叉(例如位于字線58、59層)的一列平截頭體上，將分隔兩個(gè)彼此分離的薄通道本 體。夾層53也將垂直通道結(jié)構(gòu)分隔成數(shù)個(gè)彼此分離且延伸穿過串列選擇線與接地選擇線的垂直薄通道。圖2A為分別用來作為串列選擇線與接地選擇線的導(dǎo)電條帶54與導(dǎo)電條帶55。其中，兩者均位于導(dǎo)電條帶疊層的上層。導(dǎo)電條帶54與導(dǎo)電條帶55可包括位于其外表面，導(dǎo)電性更高的導(dǎo)電膜56、57，例如金屬硅化物膜。圖2A更繪示輔助柵極線60、61，其實(shí)施方式可以為包括字線的疊層中的導(dǎo)電條帶。輔助柵極線60、61可以包括位于外表面，導(dǎo)電性更高的導(dǎo)電膜62、63，例如金屬硅化物膜。同樣地，導(dǎo)電條帶配置在垂直通道結(jié)構(gòu)50的相對(duì)側(cè)面來做為偶數(shù)與奇數(shù)字線。因此，在此一結(jié)構(gòu)中，偶數(shù)字線59配置于奇數(shù)字線58的相反一側(cè)。在本實(shí)施例中，繪示有八個(gè)字線層。當(dāng)然，可以采用更大數(shù)量，例如16、32或更多的字線層。如圖2A所繪示，字線亦可能包括位于外表面的硅化物膜或其他導(dǎo)電性更高的導(dǎo)電膜(例如導(dǎo)電膜62)。在其他實(shí)施例中，全部或是部分的串接選擇線、字線以及接地選擇線可用金屬或其他導(dǎo)電材料來實(shí)施，而非僅使用多晶硅。圖2A所繪示的結(jié)構(gòu)提供具有獨(dú)立的電荷儲(chǔ)存結(jié)構(gòu)，且位于垂直通道結(jié)構(gòu)50的偶數(shù)側(cè)與奇數(shù)側(cè)的多個(gè)存儲(chǔ)單元70、71。并且，此結(jié)構(gòu)支援沿著垂直通道結(jié)構(gòu)50的相對(duì)兩側(cè)延伸的單一U形與非門串列的操作。在圖2A所繪示的結(jié)構(gòu)中，字線、串列選擇線與接地選擇線垂直方向的厚度，可以決定串列選擇電晶體、存儲(chǔ)單元以及接地選擇電晶體的通道長度。在圖2A所繪示的結(jié)構(gòu)中，串列選擇線導(dǎo)電條帶54與接地選擇線導(dǎo)電條帶55相較于字線導(dǎo)電條帶具有實(shí)質(zhì)上較大的厚度，例如大上四倍的厚度。此較大的通道寬度便于在垂直通道結(jié)構(gòu)的一側(cè)，使用足以關(guān)閉電晶體的偏壓來操作串列選擇電晶體，即便是此一偏壓若施加于對(duì)側(cè)時(shí)可能反而足以使電晶體開啟。在圖2A所繪示的結(jié)構(gòu)中，輔助柵極線60、61相較于字線也具有實(shí)質(zhì)上較大的厚度。這提升了位于U形回轉(zhuǎn)區(qū)域的與非門串列的導(dǎo)電性。圖3所繪示的輔助柵極線60、61延伸越過基板的絕緣層52。參考線結(jié)構(gòu)，例如位于圖案化金屬層中的導(dǎo)線，可正交排列于導(dǎo)電條帶的偶數(shù)疊層與奇數(shù)疊層之上，并于源極線接點(diǎn)SL連接有源柱狀體。位線結(jié)構(gòu)，例如在圖案化金屬層中的導(dǎo)線，可正交排列于導(dǎo)電條帶的偶數(shù)疊層與奇數(shù)疊層之上，并在位線接點(diǎn)BL處連接有源柱狀體。此位線結(jié)構(gòu)與參考線結(jié)構(gòu)可配置于同一圖案化導(dǎo)體層或配置于不同的圖案化導(dǎo)體層中。有源柱狀體包括垂直通道元件，垂直通道元件包括位于中間層以及上層上的夾層。其中，串列選擇電晶體與接地選擇電晶體設(shè)置于此上層。存儲(chǔ)單元70、71中的通道為半導(dǎo)體材料薄膜，通過間隙來加以分隔，以作為隔離結(jié)構(gòu)，或通過位于薄膜之間的隔離結(jié)構(gòu)來加以分隔。此間隙含有空氣，例如來自于制作過程中腔體氣氛(atmosphere)中的氣體，基于本發(fā)明的目的，將其稱作“空氣”。圖3為根據(jù)本發(fā)明的一實(shí)施例所繪示的存儲(chǔ)器結(jié)構(gòu)。圖3所繪示的實(shí)施例包括垂直通道結(jié)構(gòu)。此垂直通道結(jié)構(gòu)包括半導(dǎo)體膜310以及半導(dǎo)體膜311，分別具有外表面310a、311a以及內(nèi)表面310b、311b，并在越過柱狀體底部的區(qū)域314連接，以形成U形膜。外表面310a、311a配置于相對(duì)應(yīng)導(dǎo)電條帶疊層的側(cè)壁上的數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)(例如數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)320)之上。從而導(dǎo)電條帶疊層的偶數(shù)側(cè)包括導(dǎo)電條帶330與導(dǎo)電條帶331，如圖所示，并可配置為字線。導(dǎo)電條帶疊層的偶數(shù)側(cè)包括導(dǎo)電條帶332與導(dǎo)電條帶333繪示于本圖當(dāng)中，并可配置為字線。本結(jié)構(gòu)中的存儲(chǔ)單元(例如存儲(chǔ)單元350)位于半導(dǎo)體膜310、311和導(dǎo)電條帶330、331、332、333二者的交叉點(diǎn)上。半導(dǎo)體膜310、311系通過間隙316或其他種類的分隔結(jié)構(gòu)，至少在存儲(chǔ)單元的區(qū)域中彼此分隔。此半導(dǎo)體膜優(yōu)選是薄膜，在存儲(chǔ)單元區(qū)域中具有10納米或10納米以下的厚度。圖4繪示的是有源柱狀體的頂部區(qū)域，該區(qū)域中具有串接選擇線82與接地選擇線83。在本圖中，繪示了包括垂直通道膜80a/80b的有源柱狀 體以及包括垂直通道膜81a/81b的有源柱狀體。存儲(chǔ)儲(chǔ)存結(jié)構(gòu)84、85形成于相對(duì)兩側(cè)，延伸于左側(cè)(奇數(shù))串列選擇線以及右側(cè)(偶數(shù))接地選擇線之間，并可作為柵極介電層。在介于串列選擇線與接地選擇線之間的每一個(gè)有源柱狀體的平截頭體中，實(shí)現(xiàn)(包含)了一個(gè)串列選擇電晶體以及一個(gè)接地選擇電晶體。在本圖中，間隙86形成在包括垂直通道膜80a/80b的有源柱狀體及包括垂直通道膜81a/81b的有源柱狀體之間。這可以降低有源柱狀體中垂直通道膜之間的電容耦合。在其他實(shí)施例中，可使用固態(tài)絕緣體，例如二氧化硅、低介電常數(shù)介電材料或其他適合的絕緣體，來填充間隙86。圖5為包括垂直通道膜80a/80b的有源柱狀體，以及包括垂直通道膜81a/81b的有源柱狀體的中間區(qū)域。其所繪示的是字線的區(qū)域。在本圖中，有源柱狀體具有垂直通道結(jié)構(gòu)，包括偶數(shù)與奇數(shù)薄通道膜，通過前述的間隙來加以分隔，區(qū)分為由半導(dǎo)體薄膜所構(gòu)成的第一有源柱狀體部分(垂直通道膜80a)以及由半導(dǎo)體薄膜所構(gòu)成的第二有源柱狀體部分(垂直通道膜80b)，并且第一有源柱狀體部分(垂直通道膜81a)與第二有源柱狀體部分(垂直通道膜81b)，且兩者均由半導(dǎo)體薄膜所形成。存儲(chǔ)儲(chǔ)存結(jié)構(gòu)84、85排列于字線的側(cè)邊，字線包括位于左側(cè)的偶數(shù)字線90、92以及位于右側(cè)的奇數(shù)字線91、93。雖然在圖4與圖5未示出，在輔助柵極(例如圖2A所繪示的輔助柵極線線60、61)的區(qū)域中，兩垂直通道結(jié)構(gòu)之間的間隙可合并成一個(gè)單一本體，或可通過輔助柵極繼續(xù)將垂直通道結(jié)構(gòu)分離。圖6為字線90、91層的俯視圖，其中，字線90、91為第一與第二導(dǎo)電條帶疊層中的導(dǎo)電條帶。圖6繪示位于有源柱狀體的各平截頭體的存儲(chǔ)單元結(jié)構(gòu)。字線90為導(dǎo)電條帶疊層中的導(dǎo)電條帶。導(dǎo)電條帶疊層具有第一側(cè)邊以及第二側(cè)邊，可讓數(shù)據(jù)儲(chǔ)存裝置(例如數(shù)據(jù)儲(chǔ)存裝置84)設(shè)置其上。數(shù)據(jù)儲(chǔ)存裝置(例如數(shù)據(jù)儲(chǔ)存裝置84)位于導(dǎo)電條帶疊層的導(dǎo)電條帶的側(cè)壁上，且同時(shí)位于第一側(cè)邊與第二側(cè)邊之上。請(qǐng)參照字線90，第一薄膜半導(dǎo)體條帶80-1垂直配置而在第一側(cè)邊與數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)84接觸，同樣地，第二薄膜半導(dǎo)體條帶80-2垂直配置而在字線90的第二側(cè)邊與數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)84接觸。多個(gè)存儲(chǔ)單元中的多個(gè)存儲(chǔ)單元具有位于薄膜半導(dǎo)體條 帶80-1、80-2之中的通道，以及位于用來形成字線90的導(dǎo)體條帶中的柵極。圖6中也繪示了字線91，為第二導(dǎo)電條帶疊層中的一個(gè)導(dǎo)電條帶。第二導(dǎo)電條帶疊層具有第一側(cè)邊以及第二側(cè)邊，可讓數(shù)據(jù)儲(chǔ)存裝置(例如數(shù)據(jù)儲(chǔ)存裝置85)設(shè)置于其上。數(shù)據(jù)儲(chǔ)存裝置(例如數(shù)據(jù)儲(chǔ)存裝置85)位于導(dǎo)電條帶疊層的導(dǎo)電條帶的側(cè)壁上，且同時(shí)位于第一側(cè)邊與第二側(cè)邊。請(qǐng)參照字線91，第三薄膜半導(dǎo)體條帶80-3垂直配置，而在字線91的第一側(cè)邊與數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)接觸。第四薄膜半導(dǎo)體條帶80-4垂直配置，而在字線91的第二側(cè)邊與數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)接觸。本圖所繪示的絕緣結(jié)構(gòu)包括間隙87，用來分隔第二薄膜半導(dǎo)體條帶80-2與第三薄膜半導(dǎo)體條帶80-3。在某些實(shí)施例中，絕緣結(jié)構(gòu)可包括固態(tài)絕緣體，例如二氧化硅，或是固態(tài)絕緣體與間隙的組合。在圖6所繪示的實(shí)施例中，位于兩導(dǎo)電條帶疊層(包括字線90、91)之間的有源柱狀體，如圖所示，由第二與第三薄膜半導(dǎo)體條帶組成。在存儲(chǔ)存儲(chǔ)單元(存儲(chǔ)存儲(chǔ)單元94、96)的區(qū)域中，這些薄膜半導(dǎo)體條帶被分隔為彼此分離的半導(dǎo)體本體，存儲(chǔ)單元的通道則形成于這些半導(dǎo)體本體之中。為了獨(dú)立地對(duì)有源柱狀體的各側(cè)邊進(jìn)行寫入，寫入偏壓可獨(dú)立地施加于字線90與字線91。為了對(duì)位于左側(cè)的存儲(chǔ)單元94進(jìn)行寫入，可將柵極寫入電壓施加于左側(cè)字線90，同時(shí)對(duì)右側(cè)字線91施加抑制電壓。位于有源柱狀體中的垂直通道結(jié)構(gòu)會(huì)被施加一合適的偏壓水準(zhǔn)，由此使柵極寫入電壓與垂直通道上的電壓之間的壓差足以在存儲(chǔ)單元94的區(qū)域95中誘發(fā)電荷捕捉效應(yīng)，同時(shí)抑制電荷由鄰接的存儲(chǔ)單元96中的介電電荷捕捉結(jié)構(gòu)向外轉(zhuǎn)移。圖7為通過水平導(dǎo)電條帶300來實(shí)現(xiàn)具有共享字線的雙垂直通道快閃存儲(chǔ)單元的結(jié)構(gòu)。數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)304設(shè)置在水平導(dǎo)電條帶300的左側(cè)。數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)303設(shè)置在水平導(dǎo)電條帶300的右側(cè)。用來作為第一垂直通道膜301的薄膜半導(dǎo)體條帶，配置在數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)304上，并位于水平導(dǎo)電條帶300的左側(cè)。用來作為第二垂直通道膜302薄膜半導(dǎo)體條帶，配置在數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)303上，并位于水平導(dǎo)電條帶300的右側(cè)。在此結(jié)構(gòu)中，存儲(chǔ)單元305形成在右側(cè)。另一相似的存儲(chǔ)單元結(jié)構(gòu)則形成在左側(cè)。存儲(chǔ)單元305的柵極配置在導(dǎo)電條帶300中，而存儲(chǔ)單元305的通道設(shè)置在垂直薄膜半導(dǎo)體條帶302中。因此，薄膜半導(dǎo)體條帶上的垂直箭頭代表存儲(chǔ)結(jié)構(gòu)中的電流方向。水平導(dǎo)電條帶300具有一寬度，在圖中標(biāo)記為WLCD，代表字線的關(guān)鍵尺寸。此一寬度是決定存儲(chǔ)單元陣列布局的面積與密度的關(guān)鍵因素。此WLCD可通過用來形成如下所述的多個(gè)導(dǎo)電條帶疊層的一些蝕刻圖案工藝來決定。垂直通道膜(半導(dǎo)體條帶302)的寬度，在圖中標(biāo)記為BLCD，代表位線的關(guān)鍵尺寸。此一寬度也是決定存儲(chǔ)單元陣列布局的面積與密度的關(guān)鍵因素。此BLCD可通過用來形成多個(gè)薄膜半導(dǎo)體條帶的一些蝕刻圖案工藝來決定。水平導(dǎo)電條帶300也具有一尺寸，標(biāo)記為Lg，代表柵極長度。柵極長度，為決定快閃存儲(chǔ)單元的效能的重要參數(shù)。Lg，在一些工藝中，可通過具有良好均勻性用來形成導(dǎo)電條帶的導(dǎo)電材料沉積層的厚度來決定。垂直通道膜(半導(dǎo)體條帶302)具有一尺寸標(biāo)記為Tsi，為硅的厚度。此一標(biāo)記假設(shè)用來形成薄膜條帶的半導(dǎo)體材料為硅。也可以利用其他的半導(dǎo)體材料。在本實(shí)施例所述的技術(shù)中，尺寸Tsi可通過具有良好均勻性的材料沉積層的厚度來決定。在結(jié)構(gòu)中，尺寸Tsi可為10納米或10納米以下?；诒景l(fā)明的目的，垂直薄通道結(jié)構(gòu)可以使用至少在存儲(chǔ)單元區(qū)域具有尺寸Tsi為10納米或10納米以下的厚度的薄膜半導(dǎo)體條帶，而至少在存儲(chǔ)單元區(qū)域中形成。圖8至圖18為垂直薄通道膜結(jié)構(gòu)的制作過程。圖8繪示在形成絕緣層1101之后的工藝階段，絕緣層1101可包括位于半導(dǎo)體基板上的二氧化硅或其他介電材料。為了形成圖8所繪示的結(jié)構(gòu)，多層第一導(dǎo)電材料，例如摻雜多晶硅，或其他適合作為字線的材料，被多層的絕緣材料分隔，設(shè)置在絕緣層1101之上。在本實(shí)施例中，導(dǎo)電材料可為P型重?fù)诫s多晶硅，或選用其他相容于數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)的材料。在此例中，氮化硅層設(shè)置在頂層之上，用于提供拉伸應(yīng)力。當(dāng)前述結(jié)構(gòu)被蝕刻而具有高深寬比及窄線時(shí)，此層可提升疊層的均勻性并降低彎折。絕緣材料層可包括通過多種已知的方法所沉積而成 的二氧化硅。絕緣材料層也可以包括其他絕緣材料，以及多種絕緣材料的組合。在此實(shí)施例中，所有的絕緣材料層，除了頂層1105之外，皆由相同的材料組成。在其他實(shí)施例中，不同的材料可用于不同的層，以配合特定的設(shè)計(jì)目標(biāo)。在前述多層結(jié)構(gòu)形成后，對(duì)多層結(jié)構(gòu)進(jìn)行圖案化蝕刻，以形成多個(gè)導(dǎo)電條帶疊層。圖8為在對(duì)多層結(jié)構(gòu)進(jìn)行蝕刻并停止在絕緣層1101，以定義多個(gè)導(dǎo)電條帶疊層，包括疊層1110、1111、1112、1113，的后的工藝階段。疊層1110、1111、1112、1113包括至少一底部平面層(輔助柵極AG)、多個(gè)中間平面層(字線WLs以及至少一頂部平面層(串列選擇線SSL/接地選擇線GSL)。多個(gè)中間平面層可包括N個(gè)平面層，范圍從0至N-1層。氮化硅頂層1105位于每一疊層之上。雖然沒有繪示出來，但導(dǎo)電條帶可以通過被定義在用于蝕刻疊層的圖案中的平板所連接。疊層1110、1111、1112、1113包括絕緣材料層1120、1121、1122、1123、1124、1125，如疊層1110所標(biāo)示，并將導(dǎo)電條帶彼此分隔開。圖9為疊層中的導(dǎo)電條帶上方與側(cè)邊形成存儲(chǔ)層之后的工藝階段。存儲(chǔ)層與導(dǎo)電條帶的側(cè)表面接觸。存儲(chǔ)層可包括多層數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)，如圖所示，包括隧穿層1132、電荷儲(chǔ)存層1131，以及阻隔層1130，相關(guān)實(shí)施例已揭露于前。有關(guān)存儲(chǔ)層實(shí)施的一優(yōu)選實(shí)施例，將詳述于后，并請(qǐng)參照?qǐng)D25。圖10為多個(gè)疊層上方的存儲(chǔ)層上形成半導(dǎo)體薄層1140，并使半導(dǎo)體薄層1140與存儲(chǔ)層具有共形的表面之后的工藝階段。在介電電荷存儲(chǔ)的實(shí)施例中，半導(dǎo)體薄層1140至少在形成存儲(chǔ)單元的區(qū)域中與隧穿層1132接觸。半導(dǎo)體薄層1140中的半導(dǎo)體材料，包括經(jīng)過挑選而采用的半導(dǎo)體材料，例如硅，以及摻雜濃度(例如未摻雜或是輕摻雜)以至少在疊層之間的區(qū)域中，用來作為存儲(chǔ)單元垂直串列的通道區(qū)域。半導(dǎo)體薄層1140可具有10納米或10納米以下的厚度。如圖所示，位于疊層間的區(qū)域1141，半導(dǎo)體薄層1140延伸至位于疊層之間的溝道的底部，并覆蓋在絕緣層1101之上?？蓪?duì)半導(dǎo)體薄層1140進(jìn)行短程氧化由此形成一薄層氧化物。圖11為填充絕緣材料，例如二氧化硅在疊層之間薄膜半導(dǎo)體層1140的內(nèi)表面上，并至少在鄰接導(dǎo)電條帶的中間層的區(qū)域留置空氣間隙之后的 工藝階段。在填充步驟后，進(jìn)行一回蝕(etchback)或平坦化步驟，例如化學(xué)機(jī)械研磨工藝，由此暴露薄膜半導(dǎo)體層1140的頂表面。在本實(shí)施例中，填充物1160包括位于存儲(chǔ)單元區(qū)域中的間隙(例如間隙1161)。在鄰接可作為串列選擇線與接地選擇線的頂層導(dǎo)電條帶的區(qū)域(例如區(qū)域1162)中，以及在鄰接可作為輔助柵極線的底層導(dǎo)電條帶的區(qū)域(例如區(qū)域1163)中，氧化物材料可完全填充在疊層之間的區(qū)域。在其他實(shí)施例中，可形成一絕緣內(nèi)襯，并在整個(gè)疊層之間留下空隙。圖12為施加柱狀體切割蝕刻之后的工藝階段，此步驟包括在疊層之間蝕刻孔洞使其穿過薄層半導(dǎo)體層，由此形成多個(gè)垂直通道結(jié)構(gòu)2000、2001、2002、2003、2004、2005。在本實(shí)施例中，這些孔洞延伸以暴露出絕緣層1101。蝕刻這些孔洞的結(jié)果，形成了配置于偶數(shù)疊層(例如疊層2011-E)與奇數(shù)疊層(例如疊層2011-O)之間的垂直通道結(jié)構(gòu)。在本實(shí)施例中，垂直通道結(jié)構(gòu)2002配置在疊層2011-E與疊層2011-O之間。這些垂直通道結(jié)構(gòu)包括用來作為垂直通道膜的偶數(shù)與奇數(shù)半導(dǎo)體膜，具有外表面以及內(nèi)表面。外表面配置在儲(chǔ)存結(jié)構(gòu)之上，且與儲(chǔ)存結(jié)構(gòu)接觸。其中，儲(chǔ)存結(jié)構(gòu)位于用來形成存儲(chǔ)單元三維陣列的相對(duì)應(yīng)偶與奇疊層的側(cè)壁上。內(nèi)表面通過絕緣結(jié)構(gòu)(例如垂直通道結(jié)構(gòu)2000)加以分隔，在本實(shí)施例中，絕緣結(jié)構(gòu)包括絕緣材料層(例如絕緣材料層2012)與位于存儲(chǔ)單元區(qū)域中的間隙(例如間隙2011)。在薄通道的實(shí)施例中，垂直通道結(jié)構(gòu)中的偶數(shù)與奇數(shù)半導(dǎo)體膜具有10納米或10納米以下的厚度。如圖12所示，垂直通道結(jié)構(gòu)2000～2005配置成蜂窩狀排列，使垂直通道結(jié)構(gòu)的每一行在行的方向上由鄰接的行向外偏移。此蜂窩狀排列有助于位于上方的位線以更窄的線距(pitch)來形成。絕緣填充物(未繪示)用來填充在垂直通道結(jié)構(gòu)之間的孔洞中。下述的圖20與圖21以橫截面視角繪示字線層的XY平面的替代布局圖。在圖案化孔洞蝕刻之后，薄膜半導(dǎo)體1140的頂表面上具有孔洞陣列圖案，構(gòu)成一個(gè)連續(xù)的半導(dǎo)體膜位于疊層的頂部，并連接至有源柱狀體的垂直通道元件。在圖12中，薄膜半導(dǎo)體層1140的部分1140-O位于奇數(shù)疊層2011-O之上。在圖12中，薄膜半導(dǎo)體層1140的部分1140-E位于偶數(shù)疊層2011-E之上，并連續(xù)沿著疊層2011-E的頂部，進(jìn)而連接位于包括 垂直通道結(jié)構(gòu)2002的有源柱狀體的右側(cè)的垂直通道膜、連接位于包括垂直通道結(jié)構(gòu)2003的有源柱狀體的左側(cè)的垂直通道膜，以及連接位于包括垂直通道結(jié)構(gòu)2004的有源柱狀體的左側(cè)的垂直通道膜。圖13表示為了形成陣列連接的目的而進(jìn)行圖案化蝕刻，將位于疊層上的剩余薄膜半導(dǎo)體層1140加以分隔之后的結(jié)構(gòu)。在圖案化步驟之后，薄膜半導(dǎo)體層1140被分隔為覆蓋在奇數(shù)疊層之上的部分2070、2071，以及覆蓋于偶數(shù)疊層之上的部分2073、2074、2075、2078、2079。部分2070、2071連接有源柱狀體(例如區(qū)域2071連接區(qū)域2076、2077)在與非門串列的共同源極側(cè)，并提供落著區(qū)給用來連接通用源極線的層間連接器。區(qū)域2073、2074、2075、2078、2079彼此分離，并提供落著區(qū)給層間連接器，用來形成獨(dú)立連接至位線。如圖所示，有源柱狀體包括垂直通道結(jié)構(gòu)2005，圖中還繪示位于與非門串列中具有串列選擇線的一側(cè)的垂直通道膜的頂部上的焊墊圖案。然而，在與非門串列中具有接地選擇線的一側(cè)的圖并未完整。圖14為形成接觸插塞2020、2021、2022、2023、2024、2025、2026、2027陣列，穿過層間介電層(未繪示)，并著落于相對(duì)應(yīng)的薄膜半導(dǎo)體層的區(qū)域之后的制工藝階段。此一工藝可包括在陣列的頂部形成層間介電層例如氧化硅，層間介電層的厚度例如可以為約100納米至500納米，接著形成通過層間介電層的多個(gè)介層窗(via)，而暴露出位于薄膜半導(dǎo)體層的部分上的落著區(qū)。這些接觸插塞可包括多晶硅插塞，或相容于用于垂直通道結(jié)構(gòu)的上表面的導(dǎo)電材料的其他材料。接觸插塞2020、2024提供電性連接至區(qū)域2070、2071，這些區(qū)域與位于有源柱狀體中具有接地選擇線的一側(cè)上方的薄通道膜相連(續(xù))。接觸插塞2021、2022、2023、2025、2026、2027提供一電性連接至區(qū)域2073、2074、2075、2078、2079以及連接至有源柱狀體中具有串列選擇線的一側(cè)上方未標(biāo)示的區(qū)域，包括對(duì)應(yīng)的垂直通道結(jié)構(gòu)2005，這些區(qū)域與位于有源柱狀體中具有串列選擇線的一側(cè)上方的薄通道膜相連(續(xù))。圖15為形成位于層間介電層(未繪示)上方的層間連接器2030、2031、2032、2033、2034、2035、2036、2037之后的結(jié)構(gòu)。層間連接器2030、2031、2032、2033、2034、2035、2036、2037可以包括鎢插塞或其他金屬 材料，位于層間介電層之中。在本實(shí)施例中，層間連接器2030～2037在上方對(duì)準(zhǔn)(alignedover)多晶硅接觸插塞(例如接觸插塞2027)，并與多晶硅接觸插塞電性接觸。在本實(shí)施例中，此一對(duì)準(zhǔn)方式可使用無邊界氮化硅工藝或其他可提供良好電性連接至下方多晶硅插塞的技術(shù)來進(jìn)行。在其他的實(shí)施例中，前述的層間連接可用其他材料的組合制造，或使用單一互連插塞來構(gòu)成。圖16為形成第一圖案化導(dǎo)體層，使其與層間連接器(例如2037)接觸之后的結(jié)構(gòu)。其中，第一圖案化導(dǎo)體層包括導(dǎo)線2040、2044以及導(dǎo)體柱2041、2042、2043、2045、2046、2047。此圖案化導(dǎo)線2040、2044連接于與非門串列具有接地選擇線的一側(cè)，且在一些陣列配置中，可作為通用源極線。導(dǎo)體柱2041、2042、2043、2045、2046、2047提供內(nèi)連線，由與非門串列的串列選擇線的一側(cè)，穿過第一圖案化導(dǎo)體層連接至后述的上方圖案化導(dǎo)體層。圖17為形成層間連接器2051、2052、2053、2055、2056、2057，由與非門串列具有串列選擇線的一側(cè)，經(jīng)由如圖16所述的方法所形成的導(dǎo)體柱(例如導(dǎo)體柱2047)連接到上方圖案化導(dǎo)體之后的結(jié)構(gòu)。層間連接器2051可為橢圓形或是在X軸方向具有更窄寬度(例如約20納米)的長形，以便于與上方位線的密集圖案連接。圖18為在層間連接器2051、2052、2053、2055、2056、2057上方提供第二圖案化導(dǎo)體層，例如一金屬層，之后的結(jié)構(gòu)。在本實(shí)施例中，第二圖案化導(dǎo)體層包括位線2060、2061、2062。這些位線可采用自對(duì)準(zhǔn)雙圖案法(self-aligneddoublepatterning，SADP)來進(jìn)行圖案化，以達(dá)到窄線距的效果。如圖18所示，沿著行與位于有源柱狀體的與非門串列中具有接地選擇線的一側(cè)上的垂直通道膜相互連接的薄膜半導(dǎo)體層的部分2070，利用層間連接器與位于第一圖案化導(dǎo)體層中，用來作為源極參考線的導(dǎo)線2040相互連接。類似地，沿著行與位于有源柱狀體的與非門串列中具有接地選擇線的一側(cè)上的垂直通道膜相連接的薄膜半導(dǎo)體層的部分2071利用層間連接器與位于第一圖案化導(dǎo)體層中，用來作為源極參考線的導(dǎo)體線2044相互連接。沿著陣列中第一列而與位于有源柱狀體的與非門串列中具有串列選擇線的一側(cè)相連接的薄膜半導(dǎo)體層的部分2073、2079，利用層間 連接器與第一位線2060相互連接沿著陣列中的一列而與位于有源柱狀體的與非門串列中具有串列選擇線的一側(cè)相連接的薄膜半導(dǎo)體層的部分2075、2079，利用層間連接器與第二位線2061相互連接。沿著陣列中的一列與有源柱狀體的與非門串列中具有串列選擇線的一側(cè)相連接的薄膜半導(dǎo)體層的部分2074、2078，利用層間連接器與第三位線2062相互連接。如圖18為電流路徑2069，其揭示了流經(jīng)連接于源極選擇線2044與位線2060之間的U形與非門串列的電流。圖中的結(jié)構(gòu)繪示了多個(gè)位于相對(duì)應(yīng)的偶數(shù)與奇數(shù)導(dǎo)電條帶疊層之間的有源柱狀體。此有源柱狀體包括具有外表面與內(nèi)表面的半導(dǎo)體膜。此外導(dǎo)體膜設(shè)置在數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)上，。其中數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)位于對(duì)應(yīng)的偶數(shù)疊層與奇數(shù)疊層的側(cè)壁上，并且形成一個(gè)存儲(chǔ)單元三維陣列。存儲(chǔ)單元相互連接以形成一電流路徑。此電流路徑自偶數(shù)垂直通道膜的上端連通至下端，并且自奇數(shù)垂直通道膜的下端連通至上端。圖18還繪示一存儲(chǔ)元件，其導(dǎo)電條帶疊層以溝道分隔。參照位于第一疊層與第二疊層中的導(dǎo)電條帶，即可描繪出U形與非門串列的層間連接的結(jié)構(gòu)。第一疊層與第二疊層分別具有位于用來分隔這些疊層的溝道的第一側(cè)邊和第二側(cè)邊上的多個(gè)側(cè)壁。數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)形成在溝道中的導(dǎo)電條帶的側(cè)壁上。垂直通道結(jié)構(gòu)位于第一疊層與第二疊層之間的溝道中。每一個(gè)垂直通道結(jié)構(gòu)包括第一半導(dǎo)體膜及第二半導(dǎo)體膜垂直配置并與溝道的相對(duì)兩側(cè)邊上的數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)接觸，且第一半導(dǎo)體膜及第二半導(dǎo)體膜在溝道的底部電性連接。第一疊層中的上層導(dǎo)電條帶配置來作為第一開關(guān)，例如串列選擇線開關(guān)的柵極。其中，第一開關(guān)具有位于第一半導(dǎo)體膜中的通道；以及第二疊層中的上層導(dǎo)電條帶，配置來做為第二開關(guān)，例如接地選擇線開關(guān)的柵極。其中，第二開關(guān)具有位于第二半導(dǎo)體膜中的通道。第一與第二疊層中的中間層導(dǎo)電條帶配置來做為字線。第一與第二導(dǎo)電條帶疊層中的底層導(dǎo)電條帶配置來做為輔助柵極。一或多個(gè)圖案化導(dǎo)體層位于疊層上方。第一層間連接器連接第一導(dǎo)體(例如字線2060)至有源柱狀體中第一半導(dǎo)體膜的頂表面。第二層間連接器連接第二導(dǎo)體(例元及參考導(dǎo)體線2040)至垂直通道結(jié)構(gòu)中第二半導(dǎo)體膜的頂表面。另外，可將額外的垂直通道結(jié)構(gòu)也設(shè)置在相同的第一疊層與第二疊層之間。如此一來，位于溝道 的第二側(cè)邊的第二半導(dǎo)體膜會(huì)全部電性連接，并可共同連結(jié)至相同源極參考線。更進(jìn)一步，設(shè)置額外的垂直通道結(jié)構(gòu)在相同的第一疊層與第二疊層之間，會(huì)使位于溝道的第一側(cè)邊的第一半導(dǎo)體膜全部電性分隔，并使用獨(dú)立的層間連接器(例如第三層間連接器)獨(dú)立連接至分隔的位線。位于第三疊層與第二疊層之間的垂直通道結(jié)構(gòu)包括第一半導(dǎo)體膜，沿著介于第二疊層與第三疊層間的溝道的的第一側(cè)邊，并位于第二疊層的側(cè)壁上，以及第二半導(dǎo)體膜，沿著介于第二疊層與第三疊層間的溝道的第二側(cè)邊。位于第二疊層與第三疊層之間的垂直通道結(jié)構(gòu)的第一半導(dǎo)體膜可電性連接(透過區(qū)域2071)至位于第一疊層與第二疊層之間的垂直通道結(jié)構(gòu)的第二半導(dǎo)體膜。針對(duì)如圖18所示的U形與非門串列，表1提供一偏壓配置以施加于選定的存儲(chǔ)單元，來對(duì)其進(jìn)行寫入操作?？赏高^實(shí)驗(yàn)測(cè)試、模擬或是兩者的組合，采用特定的偏壓配置來加以實(shí)施。表1：寫入偏壓所選字線Vpgm(例如ISPP約+15V步進(jìn)至約+24V)其他字線Vpass，pgm(例如約+9V)全部接地選擇線約0V或-1V所選串列選擇線Vdd(例如約+3V)未選串列選擇線Vinh.Read(例如約0、約-1V)IGs：Vpass，pgm(例如約+9V)所選位線Vsense(例如約0V)未選位線Vinh(例如約+Vdd)源極線Vref(例如約+3V)針對(duì)如圖18所示的U形與非門串列，表2提供一偏壓配置以施加于選定的存儲(chǔ)單元來對(duì)其進(jìn)行抹除操作。可透過實(shí)驗(yàn)測(cè)試、模擬或是兩者的組合，采用特定的偏壓配置來加以實(shí)施。表2：抹除偏壓所有字線約0V所有接地選擇線浮動(dòng)，或約+7VIGs：浮動(dòng)所有位線約+20V所有源極線浮動(dòng)，或約+7V針對(duì)如圖18所示的U形與非門串列，表3提供一偏壓配置以施加于選定的存儲(chǔ)單元來對(duì)其進(jìn)行讀取操作。可透過實(shí)驗(yàn)測(cè)試、模擬或是兩者的組合，采用特定的偏壓配置來加以實(shí)施。表3：讀取偏壓圖19為多個(gè)存儲(chǔ)陣列三維區(qū)塊的布局圖。其中，存儲(chǔ)陣列包括上述的U形與非門串列。如圖所示的布局，六個(gè)區(qū)塊B1～B6排成一行。這些區(qū)塊沿此行以鏡像形式布局。多個(gè)導(dǎo)電條帶疊層中的上層圖案也被繪示于此圖中，其中這些導(dǎo)電條帶自與區(qū)塊中的其他導(dǎo)電條帶共享的落著墊區(qū)域向外延伸。這些疊層的中間層與下層具有相同的布局，且除了配置為串列選擇線的導(dǎo)電條帶需要被斷開以提供獨(dú)立的接觸點(diǎn)之外，可使用相同的圖案化步驟來形成。每一個(gè)區(qū)塊包括由配置來做為串列選擇線的第一落著區(qū)(例如落著區(qū)214、215)向外延伸的導(dǎo)電條帶，以及位于下方的多個(gè)偶數(shù)字線，以及由配置來做為接地選擇線的第二落著區(qū)(例如落著區(qū)214、215)向外延伸的導(dǎo)電條帶，以及位于下方的多個(gè)奇數(shù)字線。這些落著區(qū)可支持相鄰區(qū)塊中的導(dǎo)電條帶。因此，落著區(qū)216用來作為區(qū)塊B1與B2中鏡像布局的導(dǎo)電條帶。落著區(qū)214用來作為區(qū)塊B1與B3中鏡像布局的導(dǎo)電條帶。位于疊層的上層中的串列選擇線被分隔為個(gè)別的落著區(qū)。因此，區(qū)塊B5中的串列選擇線263連接至落著焊墊區(qū)264，以及串列選擇線265連接至落著焊墊區(qū)266。層間連接器以符號(hào)262代表，連接至相對(duì)應(yīng)的串列選擇線落著區(qū)(例如264、266)。另外，此圖示還繪示跨過疊層的上層以建 立個(gè)別連接至位于下方的每一層的梯級(jí)狀層間連接器。因此，例如接地選擇線焊墊(位于落著區(qū)216之上)包括八個(gè)層間連接器，一個(gè)連接頂層，六個(gè)連接包括奇數(shù)字線的中間層，以及一個(gè)連接包括輔助柵極線或其他字線的底層。例如串列選擇線焊墊(位于落著區(qū)215之上)包括多個(gè)彼此分隔的層間連接器，分別連接每一個(gè)串列選擇線落著區(qū)(例如266)，以及七個(gè)層間連接器以連接下方各層，其中六個(gè)用來連接包括偶數(shù)字線的中間層，以及一個(gè)用來連接可以包括輔助柵及線或其他字線的底層。延伸自接地選擇線區(qū)域(例如接地選擇線區(qū)域217)的導(dǎo)電條帶與延伸自串列選擇線區(qū)域(例如區(qū)域215)的導(dǎo)電條帶以一相互交叉的形狀布局。如區(qū)塊B6所示，疊層的上層包括五條接地選擇線GSL0～GSL4以及四條串列選擇線SSL0～SSL3。在此布局中，所有的接地選擇線GSL0～GSL4共同連接至位于接地選擇線疊層，例如位于接地選擇線區(qū)域217上的疊層，的頂層的落著區(qū)。此結(jié)構(gòu)支援圖中被標(biāo)示為區(qū)塊B1的有源柱狀體陣列布局的形成。在區(qū)塊B1中，有源柱狀體以符號(hào)260代表，其用來連接至位線的層間連接器則以符號(hào)261標(biāo)示之。為避免附圖過于擁擠，用來連接至源極參考線的層間連接器并未被示出。四個(gè)有源柱狀體組成的一行沿著每一個(gè)串列選擇線的上方側(cè)排列，以及四個(gè)有源柱狀體組成的一行沿著每一個(gè)串列選擇線的下方側(cè)排列，與位于串列選擇線的上方側(cè)的有源柱狀體具有水平方向的偏移，其偏移距離為位線的線距。這造成了每一條串列選擇線上有八個(gè)有源柱狀體，每一側(cè)邊有四個(gè)。在此具有八層導(dǎo)電條帶的布局中，字線的數(shù)量分配如下，其中一層提供給接地選擇線與串列選擇線，其中一層提供來作為輔助柵極，剩下六層作為字線。這使得在每一個(gè)有源柱狀體中的U形與非門串列中包括了十二個(gè)以串聯(lián)形式排列的存儲(chǔ)單元。導(dǎo)電條帶層的數(shù)量用來決定U形與非門串列中存儲(chǔ)單元數(shù)量的指標(biāo)。位于每一個(gè)串列選擇線上的有源柱狀體數(shù)量，決定于此結(jié)構(gòu)中可同時(shí)由單一區(qū)塊連結(jié)至位線的位元數(shù)量。圖20為穿過三維區(qū)塊的中間層，并與配置來作為字線的導(dǎo)電條帶相交的XY平面剖面圖。此一剖面圖穿過三維區(qū)塊其中一層繪示出位于垂直通道結(jié)構(gòu)之間，提供絕緣結(jié)構(gòu)(例如絕緣體3040、3041、3042、3043、3044、 3045、3046)，并沿著導(dǎo)電條帶分隔相鄰存儲(chǔ)單元通道的絕緣填充物的布局。圖20所示的布局也繪示出，位于有源柱狀體中的薄通道膜之間的絕緣結(jié)構(gòu)為固態(tài)絕緣體的一實(shí)施例。固態(tài)絕緣體可采用絕緣材料，例如二氧化硅，來加以實(shí)現(xiàn)。于此布局中，繪示了導(dǎo)電條帶3001、3002、3003、3004。每一個(gè)導(dǎo)電條帶設(shè)置在個(gè)別的導(dǎo)電條帶疊層中。有源柱狀體設(shè)置在導(dǎo)電條帶之間。在本實(shí)施例中，有源柱狀體包括介電電荷捕捉材料，以多個(gè)介電層3010～3012表示。具有代表性的介電電荷材料種類已詳述如前。介電層3010可為阻隔介電層(blockingdielectric)，包括與條帶3002接觸的一或多個(gè)介電層。介電層3011可包括一或多個(gè)介電層，并且與阻隔介電層3010接觸。介電層3012可為隧穿層，可使用一或多個(gè)介電層來加以實(shí)現(xiàn)，并且分別與介電層3011以及用來作為垂直通道膜的薄膜半導(dǎo)體層3013的外表面接觸。具有垂直通道結(jié)構(gòu)的絕緣結(jié)構(gòu)3050設(shè)置在薄膜半導(dǎo)體層3013的內(nèi)表面，并分隔薄膜半導(dǎo)體層3013與薄膜半導(dǎo)體層3022。薄膜半導(dǎo)體層3022為疊層的對(duì)向側(cè)壁上的存儲(chǔ)單元的垂直通道層，并耦接導(dǎo)電條帶3001。在導(dǎo)電條帶的相對(duì)應(yīng)層上，有源柱狀體的平截頭體具有兩個(gè)存儲(chǔ)單元。因此，鄰接于絕緣填充物3044的有源柱狀體包括一個(gè)與導(dǎo)電條帶3004接觸的存儲(chǔ)單元3030，以及一個(gè)與導(dǎo)電條帶3003接觸的存儲(chǔ)單元3031。而絕緣結(jié)構(gòu)3051分隔這兩個(gè)存儲(chǔ)單元3030與3031。圖20所繪示的層中的存儲(chǔ)單元，包括多個(gè)設(shè)置在導(dǎo)電條帶的第一側(cè)邊上的存儲(chǔ)單元，例如位于導(dǎo)電條帶3003的第一側(cè)邊上的存儲(chǔ)單元3031，以及多個(gè)設(shè)置在導(dǎo)電條帶的第二側(cè)邊上的存儲(chǔ)單元，例如位于導(dǎo)電條帶3003的第二側(cè)邊上的存儲(chǔ)單元3033。沿著導(dǎo)電條帶的第一側(cè)邊的存儲(chǔ)單元(例如存儲(chǔ)單元3031、3035、3036)以一均勻間距(uniformpitch)P，在X軸方向上沿著導(dǎo)電條帶3003的第一側(cè)邊排列。沿著導(dǎo)電條帶相對(duì)一側(cè)邊的存儲(chǔ)單元(例如存儲(chǔ)單元3033、3037、3038)也以均勻間距P，在X軸方向上延著導(dǎo)電條帶3003的第二側(cè)邊排列。在本實(shí)施例中，位于導(dǎo)電條的第一側(cè)邊上的存儲(chǔ)單元，在X軸方向上相對(duì)于位于導(dǎo)電條的第二側(cè)邊上的存儲(chǔ)單元偏移了均勻間距的一半(1/2P)的距離。這構(gòu)成了交錯(cuò)式布局(twistedlayout)，可允許位于上方的字線具有更緊密的間距。間距P的長度經(jīng)過選擇以符合 導(dǎo)電條帶疊層以及前述疊層的側(cè)壁上的結(jié)構(gòu)的制造需求。在某些實(shí)施例中，此一間距的長度范圍可介于60納米至100納米之間。圖21，如同圖20，為穿過三維區(qū)塊的一中間層，并與配置來作為字線的導(dǎo)電條帶相交的XY平面剖面圖。圖20中對(duì)應(yīng)結(jié)構(gòu)所使用的元件符號(hào)，也適用于圖21，在此不另外贅述。圖21的剖面圖穿過三維區(qū)塊中的一層，并繪示位于有源柱狀體中的絕緣結(jié)構(gòu)的布局，其中絕緣結(jié)構(gòu)包括間隙。舉例而言，介于導(dǎo)電條帶3003與導(dǎo)電條帶3004之間的有源柱狀體中的絕緣結(jié)構(gòu)，包括薄通道膜3063以及薄通道膜3064，也包括包含有間隙3060的絕緣結(jié)構(gòu)，以及位于在薄通道膜3063、3064的內(nèi)表面上的薄絕緣層3061、3062。當(dāng)薄通道膜3063、3064包括硅，例如多晶硅時(shí)，薄絕緣層3061、3062可包括二氧化硅。圖20與圖21的另一個(gè)不同點(diǎn)在于垂直有源柱狀體之間的絕緣結(jié)構(gòu)。圖21的垂直有源柱狀體之間的絕緣結(jié)構(gòu)包括間隙(例如間隙3070)與薄通道內(nèi)襯3071。在一個(gè)具有代表性的結(jié)構(gòu)中，存儲(chǔ)單元的通道寬度決定于薄通道膜3063、3064在X軸方向的寬度，范圍可介于30納米至50納米之間。存儲(chǔ)單元的通道長度決定于水平導(dǎo)電條帶3003、3004在Z軸方向的厚度，范圍可介于30納米至50納米之間。薄通道膜在Y軸方向的厚度，可借助用來形成本結(jié)構(gòu)的半導(dǎo)體膜的厚度來決定其中，半導(dǎo)體膜的厚度可以足夠薄，例如小于等于10納米，以提升元件效能，例如降低短通道效應(yīng)。導(dǎo)電條帶3003、3004之間的間距根據(jù)制造過程來選擇。如此處所述包含多層沉積、用來打開溝道的底部的多晶硅間隙壁蝕刻、以及用來降低背對(duì)背通道耦合，且位于有源柱狀體的絕緣結(jié)構(gòu)中的空氣間隙的實(shí)施例，導(dǎo)電條帶3003、3004之間的間距范圍可介于120納米至160納米之間。在一具有代表性的實(shí)施例中，導(dǎo)電條帶于Y軸方向的寬度范圍可介于30納米至50納米之間。如上所述，圖案化孔洞蝕刻用來分隔位于導(dǎo)電條帶疊層之間的有源柱狀體。在圖20與圖21所繪示的布局中，此孔洞切穿介電電荷捕捉結(jié)構(gòu)，可暴露導(dǎo)電條帶疊層中導(dǎo)電條帶的側(cè)壁，或如圖20或圖21所繪示，僅余留下介電電荷捕捉結(jié)構(gòu)中的一小部分阻隔介電層。圖20與圖21中孔洞切 割的圖案導(dǎo)致薄通道條帶的寬度與每一個(gè)有源柱狀體中的介電電荷捕捉結(jié)構(gòu)的寬度相同。圖22A與圖22B為在有源柱狀體之間形成絕緣結(jié)構(gòu)的替代孔洞切割圖案。在圖22A中，此圖案化孔洞蝕刻并不會(huì)去除有源柱狀體之間的介電電荷捕捉結(jié)構(gòu)。因此，每一個(gè)有源柱狀體中用來作為介電電荷捕捉結(jié)構(gòu)的多層介電結(jié)構(gòu)包括連續(xù)沿著導(dǎo)電條帶4001、4002的隧穿層4012、電荷捕捉層4011，以及阻隔層4010。如圖所示，絕緣結(jié)構(gòu)4020分隔薄通道膜4013、4014。介電電荷捕捉結(jié)構(gòu)延伸進(jìn)入位于相鄰有源柱狀體之間的區(qū)域4025中。薄通道膜4013、4014具有由孔洞蝕刻所決定的通道寬度Wch。圖22B為采用與形成圖20與圖21的結(jié)構(gòu)類似的圖案化孔洞蝕刻所形成的結(jié)構(gòu)。接著，對(duì)用來作為薄通道膜的薄膜半導(dǎo)體進(jìn)行輕微側(cè)向凹槽蝕刻(slightlateralrecessetch)。因此，使每一個(gè)有源柱狀體中的介電電荷捕捉結(jié)構(gòu)包括一個(gè)片段4046。其中，片段4046沿著導(dǎo)電條帶4004包括隧穿層4032、電荷捕捉層4031，以及阻隔層4030。鏡像的電荷捕捉結(jié)構(gòu)配置于導(dǎo)電條帶4003之上。介電電荷捕捉結(jié)構(gòu)具有借助孔洞蝕刻所決定的寬度Wtrp，進(jìn)而形成間隙(例如間隙4045)延著導(dǎo)電條帶分隔用來作為電荷捕捉結(jié)構(gòu)的多重介電層。薄通道膜4033、4034具有略小于寬度Wtrp的寬度Wch。如圖所述，絕緣結(jié)構(gòu)4040分隔薄通道膜4033、4034。電荷捕捉結(jié)構(gòu)以及被凹槽蝕刻的薄通道膜使存儲(chǔ)單元具有更佳的元件域(devicewindows)。圖23為一替代布局圖案，其中導(dǎo)電條帶5003、5004具有鋸齒型的側(cè)壁5005、5006。此鋸齒狀的效果可由例如將用于制造圖8的結(jié)構(gòu)的圖案化線性蝕刻置換為成對(duì)的圖案化孔洞蝕刻，其包括較大孔洞直徑的第一圖案，并在任意順序與較小孔洞直徑的第二圖案結(jié)合。用來在鋸齒狀側(cè)壁5005、5006上形成介電電荷捕捉結(jié)構(gòu)的介電層沉積步驟會(huì)產(chǎn)生弧形布局。其中，弧形布局包括阻隔層5030、電荷捕捉層5031，以及與曲形薄通道膜5033接觸的隧穿層5032。介電電荷捕捉結(jié)構(gòu)中薄通道膜5033的曲面可對(duì)電荷捕捉存儲(chǔ)單元產(chǎn)生較輕的場增強(qiáng)效應(yīng)。在本實(shí)施例中，空氣間隙5039在有源柱狀體中提供了絕緣結(jié)構(gòu)，用以分隔薄通道膜，且空氣間隙5038在有源柱狀體之間提供了預(yù)訂的結(jié)構(gòu)(slatedstructures)。圖24為薄通道膜的均勻性，可采用本文中對(duì)應(yīng)于圖16的內(nèi)容所述的薄膜沉積制成來達(dá)成。在圖24中，第一導(dǎo)電條帶疊層包括導(dǎo)電條帶5070、5071、5072、5073與絕緣層5080、5081、5082、5083交替排列。相鄰的第二導(dǎo)電條帶疊層包括導(dǎo)電條帶5075、5076、5077、5078與交替排列的絕緣層5084、5085、5086、5087。這些疊層被繪示為具有陡峭斜率的側(cè)壁，這代表深度蝕刻的結(jié)果，使其不具有完美的垂直側(cè)壁。使用薄膜工藝，有別于填充工藝，可以使位于疊層的側(cè)壁，介電電荷捕捉層(例如介電電荷捕捉層5090)的上方的薄膜層5091、5092的厚度，在疊層的整個(gè)深度范圍中都非常均勻。這種薄膜的厚度與均勻性，用于形成垂直薄通道結(jié)構(gòu)時(shí)可提升三維陣列中存儲(chǔ)單元的操作的均勻性。圖25為可用于本文所述的改良式能隙工程硅-氧化物-氮化物-氧化物-硅(BE-SONOS)介電電荷儲(chǔ)存層的結(jié)構(gòu)簡化圖。介電電荷捕捉結(jié)構(gòu)包括與垂直通道結(jié)構(gòu)6050接觸的隧穿層，包括一復(fù)合材料，此復(fù)合材料包括一多層結(jié)構(gòu)，此多層結(jié)構(gòu)包括材質(zhì)為二氧化硅的第一隧穿層6053、材質(zhì)為氮化硅的隧穿層6054，以及材質(zhì)為二氧化硅的隧穿層6055。位于通道結(jié)構(gòu)6050的表面6050a且材質(zhì)為二氧化硅的第一隧穿層6053，例如使用原位蒸氣產(chǎn)生技術(shù)(in-situsteamgeneration，ISSG)搭配可選擇的氮化工藝來形成。其中，氮化工藝是利用一氧化氮沉積后退火(postdepositionNOanneal)或是在沉積過程中對(duì)沉積氣氛進(jìn)行一氧化氮加成(additionofNOtotheambientduringdeposition)。材質(zhì)為二氧化硅的第一通道層6053的厚度小于20埃，較佳的是介于7埃至15埃之間。第一通道層6053可使用替代材料，例如氮化氧化物，來形成以增加其耐受性，且/或通過氟化處理以增加其介面狀態(tài)的品質(zhì)。氮化硅隧穿層6054，又被稱為隧穿氮化物層，位于材質(zhì)為二氧化硅的第一隧穿層6053上，使用例如低壓化學(xué)氣相沉積(1ow-pressurechemicalvapordeposition，LPCVD)，以及使用例如二氯硅烷(dichlorosilane，DCS)與氨作為前驅(qū)物，在攝氏680℃的工藝條件下形成。在一替代工藝中，此氮化物隧穿層包括氮氧化硅，使用類似的工藝以一氧化二氮(N2O)當(dāng)作前驅(qū)物進(jìn)行制造。材質(zhì)為氮化硅的隧穿層6054厚度小于30埃，優(yōu)選的范 圍是介于10埃至30埃之間，例如包括20埃。因其厚度的關(guān)系，隧穿層6054較難儲(chǔ)存電荷。隧穿層6054提供較低的空穴能障高度(holebarrierheight)以利于空穴注入來進(jìn)行福勒-諾德漢抹除(Fowler-Nordheimerasing，F(xiàn)Nerasing)之。然而，隧穿層6054具有低捕捉效能。各種用于隧穿層6054的材料，相較于硅的價(jià)帶偏移分別為：二氧化硅4.4電子伏特，氮化硅1.8電子伏特，五氧化二鉭3.0電子伏特，鈦酸鋇2.3電子伏特，鋯酸鋇3.4電子伏特，二氧化鋯3.3電子伏特，二氧化鉿3.4電子伏特，氧化鋁4.9電子伏特，氧化釔3.6電子伏特，硅酸鋯3.4電子伏特。其中，氮化硅具有最低的空穴能障高度，為1.8電子伏特。盡管如此，其他材料也可以使用。材質(zhì)為二氧化硅的第二隧穿層6055位于氮化硅隧穿層6054之上，使用低壓化學(xué)氣相沉積或是高溫氧化物(hightemperatureoxide，HTO)沉積所形成。二氧化硅第二隧穿層的厚度小于45埃，優(yōu)選的是介于15埃至45埃之間，例如30埃。第二隧穿層6055提供足夠的能障厚度，以阻擋電荷流失以提升電荷的滯留。第二隧穿層6055可阻擋直接隧穿漏電。也可以使用其他低電荷漏電的氧化物，例如氧化鋁(Al2O3)。在本實(shí)施例中，第一電荷儲(chǔ)存層6056包括氮化硅，其厚度大于45埃，優(yōu)選的是介于45埃至80埃之間。例如在使用低壓化學(xué)氣相沉積來形成的實(shí)施例之中，其厚度還包括例如55埃?？刹捎闷渌姾刹蹲讲牧霞敖Y(jié)構(gòu)，包括例如氮氧化硅(SixOyNz)、富硅氮化硅、富硅氧化硅，捕捉層包括嵌入式納米粒子等等。各種上述的電荷捕捉材料可參考美國專利申請(qǐng)案，申請(qǐng)案號(hào)為2006/0261401A1，標(biāo)題為NovelLowPowerNon-VolatileMemoryandGateStack，由Bhattacharyya發(fā)明，公開日為2006年11月23日，該案目前已公告為美國專利案，案號(hào)為7,612,403號(hào)。高電荷捕捉效能的替代材料為氮氧化物、富硅氮化硅、嵌入式納米粒子，以及二氧化鉿(HfO2)。材質(zhì)為二氧化硅的第一阻隔層6057位于第一電荷儲(chǔ)存層6056上，通過例如低壓化學(xué)氣相沉積或是高溫氧化物沉積所形成。二氧化硅第一阻隔層6057的厚度小于70埃，包括例如介于55埃至70埃之間的范圍，還包括例如50埃。第一阻隔層6057提供足夠的能障厚度，以阻擋電荷儲(chǔ)存層 6056與電荷儲(chǔ)存層6059之間的電荷混合及電荷傳輸。也可以使用其他低電荷漏電的氧化物，如氧化鋁。在本實(shí)施例中，第二電荷儲(chǔ)存層6059包括氮化硅，其厚度大于30埃，包括例如介于30埃至60埃之間的范圍，例如在使用低壓化學(xué)氣相沉積來形成的實(shí)施例中，其厚度還包括例如40埃。其他實(shí)施例類似于第一電荷捕捉層。第二電荷儲(chǔ)存層6059在福勒-諾德漢抹除時(shí)捕捉電子，通過停止柵極電子注入，并借助通道空穴注射允許對(duì)第一電荷儲(chǔ)存層6056進(jìn)行連續(xù)抹除。高電子捕捉效能的替代材料，包括氮氧化物、富硅氮化硅、嵌入式納米粒子，以及二氧化鉿。材質(zhì)為二氧化硅的第二阻隔層6052位于第二電荷儲(chǔ)存層6059上，并使用低壓化學(xué)氣相沉積或是高溫氧化物沉積所形成。二氧化硅第二阻隔層6052的厚度小于60埃，包括例如介于30埃至60埃之間的范圍，還包括例如35埃。最后，柵極材料層6058，例如一薄膜半導(dǎo)體層，設(shè)置來作為一垂直通道膜，形成在第二阻隔層6052上。圖26為制造一存儲(chǔ)元件的方法流程圖。此方法包括識(shí)別位于基板上的區(qū)域，以形成具有如圖19所述結(jié)構(gòu)的三維存儲(chǔ)區(qū)塊。針對(duì)每個(gè)區(qū)域，此方法包括在基板上形成絕緣層，例如設(shè)置二氧化硅層，或其他介電材料，或是基底上材料的組合(請(qǐng)參照步驟3601)。此工藝包括形成多個(gè)第一導(dǎo)電材料層在絕緣層(例如圖18的絕緣層1101)上。其中，這些導(dǎo)電材料層適合作為字線，可通過絕緣材料加以分隔，并蝕刻上述這些層，以定義多個(gè)導(dǎo)電條帶的疊層(疊層1111、1112等等)(請(qǐng)參照步驟3602)。這些疊層包括至少一底部導(dǎo)電條帶平面層(輔助柵極)、多個(gè)中間導(dǎo)電條帶平面層(字線)，以及至少一頂部導(dǎo)電條帶平面層(串列選擇線與接地選擇線)。此方法包括形成一存儲(chǔ)層在導(dǎo)電條帶疊層的側(cè)表面，由此提供數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)(請(qǐng)參照步驟3603)。，存儲(chǔ)層可包括如第9和圖25所述的介電電荷捕捉結(jié)構(gòu)。存儲(chǔ)層與導(dǎo)電條帶的側(cè)表面接觸。此方法包括在疊層上方的存儲(chǔ)層之上形成半導(dǎo)體薄膜層(例如圖10中的薄膜層1140)并使半導(dǎo)體薄膜層與存儲(chǔ)層具有共形表面。此半導(dǎo)體薄 膜沿著疊層之間的溝道側(cè)壁往下延伸，并覆蓋于溝道的底部(請(qǐng)參照步驟3604)。參照?qǐng)D11所述，在位于相鄰疊層的側(cè)壁上相對(duì)兩側(cè)的薄膜之間提供絕緣結(jié)構(gòu)(例如圖11中的填充物1160)(請(qǐng)參照步驟3605)。在一些實(shí)施例中，絕緣結(jié)構(gòu)包括間隙，至少位于存儲(chǔ)單元形成的區(qū)域中。提供絕緣結(jié)構(gòu)的步驟，可包括單純地余留用來分隔溝道的相對(duì)兩側(cè)薄膜的一間隙，而不加以處理。然后，使用孔洞圖案蝕刻位于導(dǎo)電條帶堆疊之間的結(jié)構(gòu)，通過在如圖12所述的存儲(chǔ)單元的區(qū)域中，定義出包含有彼此分離的薄垂直通道膜的有源柱狀體(請(qǐng)參照步驟3606)。再在有源柱狀體之間提供絕緣結(jié)構(gòu)。其中，有源柱狀體例如可以參照上述圖20、圖21來形成(請(qǐng)參照步驟3607)。圖案化位于疊層上方的半導(dǎo)體層，由此定義出位線焊墊以及源極參考線焊墊(請(qǐng)參照步驟3608)。有源柱狀體包括一個(gè)連接位線焊墊(例如部分2073)的垂直通道膜以及一個(gè)連接源極參考線焊墊(例如部分2070)的垂直通道膜。其中超過一個(gè)有源柱狀體可共用一個(gè)源級(jí)參考線焊墊。但每一個(gè)有源柱狀體僅與單一位線焊墊連接。此方法還可以包括形成具有層間連接器的第一上方圖案化導(dǎo)體層，其可連接至多個(gè)位線焊墊，并包括多個(gè)全域位線耦合至感應(yīng)電路；以及形成第二上方圖案化導(dǎo)體層，其可連接至源極參考線焊墊，并耦接至如圖18所述的參考電壓源(請(qǐng)參照步驟3609)。此外，相同的或是額外的圖案化導(dǎo)體層可包括耦接至位于導(dǎo)電條帶疊層中的串列選擇線條帶、接地選擇線條帶以及字線焊墊的導(dǎo)體。結(jié)果形成有源柱狀體。其中，存儲(chǔ)單元形成在多個(gè)中間平面層(字線)的導(dǎo)電條帶與多個(gè)位線結(jié)構(gòu)的薄垂直通道膜的相對(duì)兩側(cè)表面的交叉點(diǎn)介面區(qū)中的每一個(gè)有源柱狀體的平截頭體上。并且，串列選擇開關(guān)設(shè)置在偶數(shù)疊層中具有頂部平面層(串列選擇線)的介面區(qū)上。參考選擇開關(guān)設(shè)置在奇數(shù)疊層具有頂部平面層(接地選擇線)的介面區(qū)上。存儲(chǔ)層可包括可用來作為串列選擇開關(guān)和參考選擇開關(guān)的柵極介電層的介電層。請(qǐng)參照?qǐng)D26與其他本
發(fā)明內(nèi)容，可以理解此制造過程的多個(gè)方面。其中一個(gè)方面揭露了一種制造方法，其包括下述步驟：形成具有側(cè)壁的第 一與第二導(dǎo)電條帶疊層；再在第一與第二導(dǎo)電條帶疊層的側(cè)壁上形成數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)；以及在數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)上形成相對(duì)兩側(cè)的第一與第二垂直通道膜，并在相對(duì)兩側(cè)的第一與第二垂直通道膜之間余留一間隙。將位于相對(duì)兩側(cè)的第一與第二垂直通道膜連接，以形成U形電流路徑，構(gòu)建出U形與非門串列。并且，在第一疊層上形成第一焊墊，并連接至第一垂直通道膜；以及在第二疊層上形成第二焊墊，并連接至第二垂直通道膜。此第一焊墊可連接至位線，以及第二焊墊可連接源極參考線。最后所形成的結(jié)構(gòu)，可用來作為U形與非門串列的半導(dǎo)體膜，提供了自第一疊層上方的焊墊連通至第二疊層上方的焊墊的電流路徑。圖27為包括三維垂直薄通道膜與非門串列的集成電路901的簡化晶片方塊圖。集成電路901包括存儲(chǔ)陣列960，包括如本文所述的一個(gè)或多個(gè)具有U形與非門串列的存儲(chǔ)區(qū)塊。其中，U形與非門串列包括位于集成電路基板上的垂直通道存儲(chǔ)單元。串列選擇線/接地選擇線解碼器940耦接多個(gè)串列選擇線/接地選擇線945，并排列于存儲(chǔ)陣列960中。偶數(shù)/奇數(shù)層解碼器950耦接多個(gè)偶數(shù)/奇數(shù)字線955。全域位線列解碼器970耦接沿著存儲(chǔ)存儲(chǔ)陣列960的列排列的多條全域字線965，用來對(duì)存儲(chǔ)存儲(chǔ)陣列960進(jìn)行數(shù)據(jù)讀取與寫入。位址由控制邏輯910提供到匯流排930上，再到列解碼器970、解碼器940以及偶數(shù)/奇數(shù)層解碼器950。感測(cè)放大器與寫入緩沖電路980透過，例如第一數(shù)據(jù)線975，耦接至列解碼器970。感測(cè)放大器與寫入緩沖電路980的寫入緩沖區(qū)可存儲(chǔ)用于多層寫入的程序代碼，或?yàn)閮?chǔ)存程序代碼的函數(shù)的值，以顯示被選定的位線的寫入或是抑制狀態(tài)。列解碼器970可包括電路，用以選擇性地對(duì)存儲(chǔ)器中的位線施加寫入或是抑制電壓，以回應(yīng)位于寫入緩沖區(qū)中數(shù)據(jù)值。來自于感應(yīng)放大器/寫入緩沖電路的感應(yīng)數(shù)據(jù)，經(jīng)由第二數(shù)據(jù)線985提供給多層數(shù)據(jù)緩沖區(qū)990。其中，多層數(shù)據(jù)緩沖區(qū)990系經(jīng)由數(shù)據(jù)途徑993依序耦合至輸入/輸出電路991。并且在本實(shí)施例中，輸入數(shù)據(jù)提供至多層數(shù)據(jù)緩沖區(qū)990，用來支援在陣列中每一個(gè)獨(dú)立雙柵存儲(chǔ)單元的每一個(gè)獨(dú)立側(cè)邊上進(jìn)行的多層寫入操作。輸入/輸出電路991將數(shù)據(jù)輸出至位于集成電路901的外部目的地。輸入/輸出數(shù)據(jù)及控制信號(hào)經(jīng)由數(shù)據(jù)匯流排905來進(jìn)行移動(dòng)。其中，數(shù)據(jù)匯流排905介于輸入/輸出電路991、控制邏輯910以及集成電路901上的輸入/輸出接口，或其他集成電路901內(nèi)部或外部的數(shù)據(jù)來源之間。而其中，集成電路901內(nèi)部或外部的數(shù)據(jù)來源可以是，例如通用處理器或特殊用途應(yīng)用電路，或提供單晶片系統(tǒng)(system-on-a-chip)功能，并且被存儲(chǔ)陣列960所支援的多種模組的組合在圖27所示的實(shí)施例中，控制邏輯910使用一偏壓配置狀態(tài)機(jī)來控制經(jīng)由位于區(qū)塊920中的一個(gè)或多個(gè)電源供應(yīng)器所產(chǎn)生或提供的供電電壓，例如讀取、抹除、檢驗(yàn)或?qū)懭肫珘旱膽?yīng)用?？刂七壿?10耦合多層數(shù)據(jù)緩沖器990以及存儲(chǔ)陣列960?？刂七壿?10包括用來控制多層寫入操作的邏輯。在一些實(shí)施例中，本文所述的U形垂直與非門結(jié)構(gòu)以及上述的邏輯系配置來以執(zhí)行下列方法：使用，例如字線層解碼器，來選擇陣列中的一層存儲(chǔ)存儲(chǔ)單元；通過選擇偶數(shù)或奇數(shù)側(cè)的字線結(jié)構(gòu)來選擇所選的層中垂直通道結(jié)構(gòu)的一側(cè)邊；通過使用位于垂直通道結(jié)構(gòu)的多行上的串列選擇線開關(guān)及接地選擇線開關(guān)來選擇陣列中位于所選的行中的多個(gè)垂直通道結(jié)構(gòu)；以及將電荷儲(chǔ)存于陣列中一或多個(gè)所選的列中的垂直通道結(jié)構(gòu)的所選的一側(cè)邊上的所選的層中的電荷儲(chǔ)存點(diǎn)中，以使用位線電路，像是位于耦接至垂直通道結(jié)構(gòu)中所選的行的全域位線上的分頁緩沖器來表示數(shù)據(jù)。在一些實(shí)施例中，此邏輯是配置用來透過選擇陣列中所選的層中的互相交叉的偶數(shù)與奇數(shù)字線結(jié)構(gòu)之一，例如透過控制偶數(shù)與奇數(shù)字線層解碼器，來選擇一層以及選擇一側(cè)邊。在一些實(shí)施例中，此邏輯是配置用來儲(chǔ)存多層電荷以表示位于所選的側(cè)邊上所選的層中的電荷捕捉點(diǎn)中多于一位元的數(shù)據(jù)。于此狀況，陣列中垂直通道結(jié)構(gòu)的所選的平截頭體中的所選存儲(chǔ)包，會(huì)儲(chǔ)存超過多于兩位元，其包括位于存儲(chǔ)單元的每一側(cè)邊大于一的位元。控制邏輯910可使用已知技術(shù)中的特殊用途邏輯電路來實(shí)施。在一替代實(shí)施例中，控制邏輯包括通用處理器，此通用處理器可實(shí)施于相同的集 成電路上，此集成電路用來執(zhí)行電腦程序以控制元件的操作。在其他實(shí)施例中，可利用特殊用途邏輯電路與通用處理器的組合以實(shí)施邏輯電路。存儲(chǔ)陣列960可包括配置來儲(chǔ)存多位元的多個(gè)電荷捕捉存儲(chǔ)單元。其通過回應(yīng)所儲(chǔ)存的電荷數(shù)量建立多重寫入層的方式來儲(chǔ)存多位元，并依序建立存儲(chǔ)單元閾值電壓VT。如上所述，每一存儲(chǔ)單元一位元的實(shí)施例可包括本文所述的結(jié)構(gòu)。雖然本技術(shù)參照上述所選的實(shí)施例與實(shí)施例進(jìn)行了詳細(xì)公開，然而應(yīng)知道這些實(shí)施例僅是意在說明而非意圖限制?？上攵?，本領(lǐng)域技術(shù)人員易于對(duì)此做出改進(jìn)與組合，其改進(jìn)與組合均包括在本發(fā)明的技術(shù)精神與隨附權(quán)利要求書的請(qǐng)求項(xiàng)的范圍內(nèi)。當(dāng)前第1頁1 2 3