本申請與2014年10月17日提交的標題為“鰭式場效應晶體管(FinFET)器件及其形成方法”的以下共同代決和共同受讓的美國專利申請第14/517,209號(申請人案號：TSMC2014-0685；代理案號：0941-3064PUS1)相關。

技術領域

本發(fā)明涉及集成電路器件，更具體地，涉及鰭式場效應晶體管(FinFET)器件及其形成方法。

背景技術：

半導體器件用于各種電子應用中，諸如個人計算機、手機、數(shù)碼相機和其他電子設備。通常通過在半導體襯底上方依次沉積絕緣或介電層、導電層和半導體材料層以及使用光刻來圖案化各個材料層以在各個材料層上形成電路組件和元件來制造半導體器件。在單個半導體晶圓上通常制造許多集成電路，并且通過沿著劃線在集成電路之間鋸切來分割晶圓上的單獨的管芯。例如，單獨的管芯通常以多芯片模塊或其他封裝類型來分別封裝。

隨著半導體工業(yè)為了尋求更高的器件密度、更高的性能和更低的成本而進入納米技術工藝節(jié)點，來自制造和設計問題的挑戰(zhàn)已經(jīng)導致三維設計的發(fā)展，諸如鰭式場效應晶體管(FinFET)。FinFET制造為具有從襯底延伸的薄垂直“鰭”(或鰭結構)。在該垂直鰭中形成FinFET的溝道。在鰭上方提供柵極。FinFET的優(yōu)勢可以包括減小短溝道效應和更高的電流。

雖然現(xiàn)有的FinFET器件以及制造FinFET器件的方法對于它們的預期目的通常已經(jīng)足夠，但是它們不是在所有方面都已經(jīng)完全令人滿意。

技術實現(xiàn)要素：

為了解決現(xiàn)有技術中存在的問題，本發(fā)明提供了一種鰭式場效應晶體管(FinFET)器件結構，包括：襯底；鰭結構，在所述襯底之上延伸；外延結構，形成在所述鰭結構上，其中，所述外延結構具有第一高度；鰭側壁間隔件，形成為鄰近所述外延結構，其中，所述鰭側壁間隔件具有第二高度，并且所述第一高度大于所述第二高度，并且其中，所述鰭側壁間隔件配置為控制所述外延結構的體積和所述第一高度。

在上述FinFET器件結構中，其中，還包括：柵極堆疊件結構，形成在所述鰭結構的中心部分上方，其中，所述外延結構形成為鄰近所述鰭結構的中心部分。

在上述FinFET器件結構中，其中，所述第二高度在從約0.1nm至約100nm的范圍內。

在上述FinFET器件結構中，其中，還包括：隔離結構，其中，所述鰭結構嵌入在所述隔離結構中。

在上述FinFET器件結構中，其中，還包括：隔離結構，其中，所述鰭結構嵌入在所述隔離結構中，其中，所述外延結構的底面與所述隔離結構的頂面齊平。

在上述FinFET器件結構中，其中，還包括：隔離結構，其中，所述鰭結構嵌入在所述隔離結構中，其中，所述外延結構的底面低于所述隔離結構的頂面。

在上述FinFET器件結構中，其中，還包括：隔離結構，其中，所述鰭結構嵌入在所述隔離結構中，其中，所述外延結構的底面低于所述隔離結構的頂面，其中，所述外延結構從所述隔離結構的頂面延伸至在從約0.1nm至約50nm的范圍內的深度。

在上述FinFET器件結構中，其中，所述外延結構包括源極/漏極結構。

在上述FinFET器件結構中，其中，所述外延結構包括菱形上部和柱狀下部，并且其中，所述柱狀下部具有底面和鄰接所述底面的側壁，并且所述底面和所述側壁之間的角為約90度。

根據(jù)本發(fā)明的另一方面，提供了一種鰭式場效應晶體管(FinFET)器 件結構，包括：襯底；鰭結構，在所述襯底之上延伸；隔離結構，形成在所述襯底上，其中，所述鰭結構嵌入在所述隔離結構中；以及第一外延結構，形成在所述鰭結構上，其中，所述第一外延結構和所述鰭結構之間的界面位于所述隔離結構的頂面下方，并且沒有形成鄰近所述第一外延結構的鰭側壁間隔件。

在上述FinFET器件結構中，其中，所述第一外延結構從所述隔離結構的頂面延伸至在從約0.1nm至約50nm的范圍內的深度。

在上述FinFET器件結構中，其中，還包括：柵極堆疊件結構，形成在所述鰭結構的中心部分上方；以及柵極側壁間隔件，形成為鄰近所述柵極堆疊件結構。

在上述FinFET器件結構中，其中，還包括：第二外延結構，鄰近所述第一外延結構，其中，所述第一外延結構和所述第二外延結構之間的間距在從約0.1nm至約100nm的范圍內。

在上述FinFET器件結構中，所述第一外延結構包括菱形上部和柱狀下部，并且其中，所述柱狀下部具有底面和鄰接所述底面的側壁，并且所述底面和所述側壁之間的角為約90度。

在上述FinFET器件結構中，所述鰭結構具有第一寬度，所述第一外延結構具有第二寬度，并且所述第二寬度大于所述第一寬度。

根據(jù)本發(fā)明的又一方面，提供了一種形成鰭式場效應晶體管(FinFET)器件結構的方法，包括：提供襯底；在所述襯底之上形成鰭結構；在所述鰭結構的中心部分上方形成柵極堆疊件結構；在所述柵極堆疊件結構的頂面和側壁上形成柵極側壁間隔件，并且在所述鰭結構的頂面和側壁上形成鰭側壁間隔件；去除所述柵極側壁間隔件的頂部和所述鰭側壁間隔件的頂部以暴露所述柵極堆疊件結構的頂部和所述鰭結構的頂部；去除所述鰭側壁間隔件的部分，其中，所述鰭側壁間隔件具有第二高度；使所述鰭結構的部分凹進以形成溝槽；以及從所述溝槽外延生長外延結構，其中，在所述鰭結構上方形成所述外延結構，并且其中，所述外延結構具有第一高度，并且所述第一高度大于所述第二高度。

在上述方法中，其中，在所述鰭結構的中心部分上方形成所述柵極堆 疊件結構包括：在所述鰭結構上形成柵電極；在所述柵電極上形成第一硬掩模層；以及在所述第一硬掩模層上形成第二硬掩模層。

在上述方法中，其中，還包括：在所述襯底上形成隔離結構，其中，所述外延結構的底面形成為與所述隔離結構的頂面齊平或低于所述隔離結構的頂面。

在上述方法中，其中，去除所述鰭結構的部分以在所述鰭側壁間隔件之間形成溝槽還包括：去除所述鰭結構的部分，直到所述鰭結構的頂面與所述隔離結構的頂面齊平或低于所述隔離結構的頂面。

在上述方法中，其中，在外延生長所述外延結構之前，還包括：去除所述鰭側壁間隔件的全部；以及去除所述鰭結構的部分，直到所述鰭結構的頂面低于所述隔離結構的頂面。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發(fā)明的各方面。應該注意，根據(jù)工業(yè)中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1示出了根據(jù)本發(fā)明的一些實施例的鰭式場效應晶體管(FinFET)器件結構的立體圖。

圖2A至圖2F示出了根據(jù)本發(fā)明的一些實施例的形成鰭式場效應晶體管(FinFET)器件結構的各個階段的側視圖。

圖2G是根據(jù)本發(fā)明的一些實施例的圖2F的區(qū)域A的放大圖。

圖3A至圖3B示出了根據(jù)本發(fā)明的一些實施例的形成鰭式場效應晶體管(FinFET)器件結構的各個階段的側視圖。

圖3C是根據(jù)本發(fā)明的一些實施例的圖3B的區(qū)域B的放大圖。

圖4A至圖4D示出了根據(jù)本發(fā)明的一些實施例的形成鰭式場效應晶體管(FinFET)器件結構的各個階段的側視圖。

圖4E是根據(jù)本發(fā)明的一些實施例的圖4D的區(qū)域C的放大圖。

具體實施方式

以下公開內容提供了許多用于實現(xiàn)所提供主題的不同特征的不同實施例或實例。下面描述了組件和布置的具體實例以簡化本發(fā)明。當然，這些僅僅是實例，而不旨在限制本發(fā)明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成為直接接觸的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。此外，本發(fā)明可在各個實例中重復參考標號和/或字母。該重復是為了簡單和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關系。

描述了實施例的一些變化。貫穿各個示圖和說明性實施例，相同的參考標號用于表示相同的元件。應該理解，在方法之前、期間和之后可以提供額外的操作，并且對于方法的其他實施例，可以代替或消除一些描述的操作。

提供了用于形成鰭式場效應晶體管(FinFET)器件結構的實施例。圖1示出了根據(jù)本發(fā)明的一些實施例的鰭式場效應晶體管(FinFET)器件結構10的立體圖。FinFET器件結構10包括N型FinFET器件結構(NMOS)15和P型FinFET器件結構(PMOS)25。

FinFET器件結構10包括襯底102。襯底102可以由硅或其他半導體材料制成。可選地或額外地，襯底102可以包括諸如鍺的其他元素半導體材料。在一些實施例中，襯底102由諸如碳化硅、砷化鎵、砷化銦或磷化銦的化合物半導體制成。在一些實施例中，襯底102由諸如硅鍺、碳化硅鍺、磷砷化鎵或磷化鎵銦的合金半導體制成。在一些實施例中，襯底102包括外延層。例如，襯底102具有位于塊狀半導體上面的外延層。

FinFET器件結構10也包括從襯底102延伸的一個或多個鰭結構104(例如，Si鰭)。鰭結構104可以可選擇地包括鍺(Ge)?？梢酝ㄟ^使用諸如光刻和蝕刻工藝的合適的工藝形成鰭結構104。在一些實施例中，通過使用干蝕刻或等離子體工藝從襯底102蝕刻得到鰭結構104。

在一些其他實施例中，可以通過雙重圖案化光刻(DPL)工藝形成鰭結構104。DPL是一種通過將圖案分成兩個交錯圖案而在襯底上構造圖案 的方法。DPL允許增大的部件(例如，鰭)密度。

形成諸如淺溝槽隔離(STI)結構的隔離結構108以圍繞鰭結構104。如圖1所示，在一些實施例中，隔離結構108圍繞鰭結構104的下部，并且鰭結構104的上部從隔離結構108突出。換句話說，鰭結構104的部分嵌入在隔離結構108中。隔離結構108防止電干擾或串擾。

FinFET器件結構10還包括柵極堆疊件結構，柵極堆疊件結構包括柵電極110和柵極介電層(未示出)。柵極堆疊件結構形成在鰭結構104的中心部分上方。在一些其他實施例中，多個柵極堆疊件結構形成在鰭結構104上方。

在一些其他實施例中，柵極堆疊件結構是偽柵極堆疊件并且在實施高熱預算工藝之后由金屬柵極(MG)代替。

柵極介電層(未示出)可以包括諸如氧化硅、氮化硅、氮氧化硅、具有高介電常數(shù)(高k)的介電材料或它們的組合的介電材料。高k介電材料的實例包括氧化鉿、氧化鋯、氧化鋁、二氧化鉿-氧化鋁合金、氧化鉿硅、氮氧化鉿硅、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯等或它們的組合。

柵電極110可以包括多晶硅或金屬。金屬包括氮化鉭(TaN)、硅化鎳(NiSi)、硅化鈷(CoSi)、鉬(Mo)、銅(Cu)、鎢(W)、鋁(Al)、鈷(Co)、鋯(Zr)、鉑(Pt)或其他適用的材料?？梢栽诤髺艠O工藝(或柵極替代工藝)中形成柵電極110。在一些實施例中，柵極堆疊件結構包括諸如界面層、覆蓋層、擴散/阻擋層或其他適用的層的額外的層。

通過沉積工藝、光刻工藝和蝕刻工藝形成柵極堆疊件結構。沉積工藝包括化學汽相沉積(CVD)、物理汽相沉積(PVD)、原子層沉積(ALD)、高密度等離子體CVD(HDPCVD)、金屬有機CVD(MOCVD)、遠程等離子體CVD(RPCVD)、等離子體增強CVD(PECVD)、鍍、其他合適的方法和/或它們的組合。光刻工藝包括光刻膠涂布(例如，旋涂)、軟烘烤、掩模對準、曝光、曝光后烘烤、顯影光刻膠、沖洗和干燥(例如，硬烘烤)。蝕刻工藝包括干蝕刻工藝或濕蝕刻工藝?？蛇x地，由諸如無掩模光刻、電子束寫入和離子束寫入的其他適當?shù)姆椒▽嵤┗虼婀饪坦に嚒?/p>

圖2A至圖2F示出了根據(jù)本發(fā)明的一些實施例的形成鰭式場效應晶體 管(FinFET)器件結構的各個階段的側視圖。圖2A至圖2F示出了沿著圖1的箭頭1截取的側視圖，并且箭頭1平行于X軸。

參照圖2A，在柵電極110上形成第一硬掩模層112，并且在第一硬掩模層112上形成第二硬掩模層114。在一些實施例中，第一硬掩模層112由氧化硅、氮化硅、氮氧化硅或其他適用的材料制成。在一些實施例中，第二硬掩模層114由氧化硅、氮化硅、氮氧化硅或其他適用的材料制成。

在柵電極110的相對側壁上形成柵極側壁間隔件115，在鰭結構104的相對側壁上形成鰭側壁間隔件105。然后，在柵極側壁間隔件115上形成底部抗反射涂(BARC)層202。BARC層202在光刻膠層下方使用以用于在圖案化工藝期間增進至硬掩模層112、114的圖案轉印。在一些實施例中，當對N型FinFET器件結構(NMOS)15實施注入工藝時，在柵電極110上形成BARC 202和光刻膠(未示出)(光刻膠形成在BARC 202上)以覆蓋P型FinFET器件結構(PMOS)25中的柵電極110。

然后，如圖2B所示，根據(jù)本發(fā)明的一些實施例，通過蝕刻工藝去除光刻膠(未示出)和BARC 202。蝕刻工藝可以是干蝕刻工藝或濕蝕刻工藝。在一些實施例中，在從約3毫托至約50毫托的范圍內的壓力下操作第一干蝕刻工藝。在一些實施例中，在第一干蝕刻工藝中使用的氣體包括甲烷(CH₄)、氮氣(N₂)、氦氣(He)、氧氣(O₂)或它們的組合。在一些實施例中，以從約50W至約1000W的范圍內的功率操作第一干蝕刻工藝。在一些實施例中，在從約20℃至約80℃的范圍內的溫度下操作第一干蝕刻工藝。

如圖2C所示，根據(jù)本發(fā)明的一些實施例，在去除BARC 202之后，去除柵極側壁間隔件115的部分和鰭側壁間隔件105的部分。更具體地，去除柵極側壁間隔件115的頂部以暴露第二硬掩模層114。去除鰭側壁間隔件105的頂部以暴露鰭結構104。

在一些實施例中，當柵極側壁間隔件115和鰭側壁間隔件105由氮化硅制成時，實施第二蝕刻工藝以去除氮化硅。在一些實施例中，第二蝕刻工藝是第二干蝕刻工藝并且在從約3毫托至約50毫托的范圍內的壓力下操作。在一些實施例中，在第二干蝕刻工藝中使用的氣體包括氟甲烷(CH₃F)、 二氟甲烷(CH₂F₂)、甲烷(CH₄)、氬氣(Ar)、溴化氫(HBr)、氮氣(N₂)、氦氣(He)、氧氣(O₂)或它們的組合。在一些實施例中，以從約50W至約1000W的范圍內的功率操作第二干蝕刻工藝。在一些實施例中，在從約20℃至約70℃的范圍內的溫度下操作第二干蝕刻工藝。

在第二干蝕刻工藝之后，每個鰭側壁間隔件105均具有第一高度H₁。在一些實施例中，第一高度H₁在從約0.1nm至約100nm的范圍內。

如圖2D所示，根據(jù)本發(fā)明的一些實施例，在去除柵極側壁間隔件115的部分和鰭側壁間隔件105的部分之后，去除剩余的鰭側壁間隔件105的部分。通過第三蝕刻工藝去除鰭側壁間隔件105的上部。第三蝕刻工藝可以是干蝕刻工藝或濕蝕刻工藝。

在一些實施例中，第三蝕刻工藝是第三干蝕刻工藝并且在從約3毫托至約50毫托的范圍內的壓力下操作。在一些實施例中，在第三干蝕刻工藝中使用的氣體包括氟甲烷(CH₃F)、二氟甲烷(CH₂F₂)、甲烷(CH₄)、氬氣(Ar)、溴化氫(HBr)、氮氣(N₂)、氦氣(He)、氧氣(O₂)或它們的組合。在一些實施例中，以從約50W至約1000W的范圍內的功率操作第三干蝕刻工藝。在一些實施例中，在從約20℃至約70℃的范圍內的溫度下操作第三干蝕刻工藝。

在第三干蝕刻工藝之后，鰭側壁間隔件105的高度從第一高度H₁減小至第二高度H₂。在一些實施例中，第二高度H₂在從約0.1nm至約90nm的范圍內。

應該注意，鰭側壁間隔件105的第二高度H₂對外延結構(諸如圖2E中的外延結構210)是至關重要的。外延結構的高度和體積受到鰭側壁間隔件105的第二高度H₂的影響。換句話說，鰭側壁間隔件105配置為控制外延結構210的體積和高度。

如圖2E所示，根據(jù)本發(fā)明的一些實施例，在第三干蝕刻工藝之后，去除鰭結構104的部分。通過諸如干蝕刻工藝或濕蝕刻工藝的蝕刻工藝去除鰭結構104。

如圖2E所示，剩余的鰭結構104的頂面與隔離結構108的頂面齊平。通過使位于隔離結構108之上的鰭結構104的部分凹進來形成溝槽204a。 溝槽204a的側壁是垂直的并且彼此平行。在一些實施例中，溝槽204a的側壁和鰭結構104的頂面之間的角θ₁為約90度。

如圖2F所示，根據(jù)本發(fā)明的一些實施例，在去除鰭結構104的部分之后，在溝槽204a中形成外延結構210。

外延結構210包括源極/漏極外延結構。在一些實施例中，當N型FET(NFET)器件是期望的時，源極/漏極外延結構包括外延生長的硅(外延Si)?？蛇x地，當P型FET(PFET)器件是期望的時，源極/漏極外延結構包括外延生長的硅鍺(SiGe)。

圖2G是根據(jù)本發(fā)明的一些實施例的圖2F的區(qū)域A的放大圖。如圖2G所示，外延結構210具有菱形上部和柱狀下部。外延結構210的菱形上部具有四個小平面210A、210B、210C和210D。每個小平面均具有(111)晶體取向。外延結構210的柱狀下部具有底面和鄰接底面的側壁。底面和側壁之間的角θ₁為約90度。此外，外延結構210的柱狀下部的底面與隔離結構108的頂面基本齊平。

如圖2G所示，外延結構210具有高度H_t1和寬度W₁。在一些實施例中，高度H_t1在從約10nm至約300nm的范圍內。如果高度H_t1太大，則電阻將變低。如果高度H_t1太小，則電阻變高而影響器件速度。在一些實施例中，寬度W₁在從約10nm至約100nm的范圍內。如果寬度W₁太大，則外延結構210可以與相鄰的外延結構210合并并且引起短路效應。如果寬度W₁太小，則用于與外延結構210接觸的接觸窗口將變窄，并且因此可以破壞電路效應。

此外，外延結構210的高度H_t1與鰭側壁間隔件105的高度H₂的比率(H_t1/H₂)在從約1.5至約10的范圍內。如果比率太小，則鰭側壁不能對EPI高度提供有效支撐并且引起短EPI結構。

圖3A至圖3B示出了根據(jù)本發(fā)明的一些實施例的形成鰭式場效應晶體管(FinFET)器件結構的各個階段的側視圖。

如圖3A所示，在一些實施例中，剩余的鰭結構104的頂面低于隔離結構108的頂面。通過使位于隔離結構108下方的鰭結構104的部分凹進來形成溝槽204b。在一些其他實施例中，溝槽204b的側壁和鰭結構104的 頂面之間的角θ₂為約90度。溝槽204b從隔離結構108的頂面延伸至深度D₁，深度D₁在從約0.1nm至約50nm的范圍內。

如圖3B所示，根據(jù)本發(fā)明的一些實施例，在去除鰭結構104的部分之后，在溝槽204b中形成外延結構212。外延結構212包括源極/漏極外延結構。在一些實施例中，當N型FET(NFET)器件是期望的時，源極/漏極外延結構包括外延生長的硅(外延Si)。可選地，當P型FET(PFET)是期望的時，源極/漏極外延結構包括外延生長的硅鍺(SiGe)。

圖3C是根據(jù)本發(fā)明的一些實施例的圖3B的區(qū)域B的放大圖。如圖3C所示，外延結構212具有菱形上部和柱狀下部。外延結構212的菱形上部具有四個小平面212A、212B、212C和212D。每個小平面均具有(111)晶體取向。外延結構212的柱狀下部具有底面和鄰接底面的側壁。底面和側壁之間的角θ₂為約90度。此外，外延結構212的柱狀下部的底面低于隔離結構108的頂面。

如圖3C所示，外延結構212具有高度H_t2和寬度W₂。高度H_t1小于高度H_t2，并且寬度W₁大于寬度W₂。在一些實施例中，高度H_t2在從約15nm至約150nm的范圍內。在一些實施例中，寬度W₂在從約10nm至約100nm的范圍內。

外延結構210和外延結構212獨立地包括諸如鍺(Ge)或硅(Si)的單元素半導體材料；或諸如砷化鎵(GaAs)、砷化鋁鎵(AlGaAs)的化合物半導體材料；或諸如硅鍺(SiGe)、磷砷化鎵(GaAsP)的半導體合金。

通過外延工藝形成外延結構210和212。外延工藝包括選擇性外延生長(SEG)工藝、CVD沉積技術(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延或其他適用的外延工藝。

可以在外延工藝期間原位摻雜或不原位摻雜外延結構210和212。例如，外延生長的SiGe外延結構可以摻雜有硼；并且外延生長的Si外延結構可以摻雜有碳以形成Si:C外延結構、摻雜有磷以形成Si:P外延結構，或摻雜有碳和磷以形成SiCP外延結構。可以通過離子注入工藝、等離子體浸沒離子注入(PIII)工藝、氣體和/或固體源擴散工藝、或其他合適的工藝來實現(xiàn)摻雜。外延結構210和212可以進一步暴露于諸如快速熱退火工藝 的退火工藝。

如果不原位摻雜外延結構210和212，則實施第二注入工藝(即，結注入工藝)以摻雜外延結構210和212。

鰭結構104包括由柵電極110圍繞或包裹的溝道區(qū)(未示出)。外延結構210和212的晶格常數(shù)與襯底102的晶格常數(shù)不同，溝道區(qū)被應變或施加應力以提高FinFET器件結構的載流子遷移率并且提高FinFET器件結構性能。

應該注意，通過調整鰭側壁間隔件105的H₂和/或深度D₁來控制外延結構210和212的體積和高度H_t1、H_t2。一旦外延結構210和212的體積和高度H_t1、H_t2受到良好地控制，則FinFET器件結構的性能進一步改進。例如，當改進FinFET器件結構時，器件遷移率(Id_Sat)將增大。

圖4A至圖4D示出了根據(jù)本發(fā)明的一些實施例的形成鰭式場效應晶體管(FinFET)器件結構的各個階段的側視圖。圖4E是根據(jù)本發(fā)明的一些實施例的圖4D的區(qū)域C的放大圖。圖4A至圖4D示出了沿著圖1的箭頭1截取的側視圖，并且箭頭1平行于X軸方向。

參照圖4A，在柵電極110的相對側壁上形成柵極側壁間隔件115，在鰭結構104的相對側壁上形成鰭側壁間隔件105。

然后，如圖4B所示，根據(jù)本發(fā)明的一些實施例，完全去除鰭側壁間隔件105。結果，暴露鰭結構104的頂面和側壁的部分。在鰭結構104上沒有形成鰭側壁間隔件105。

如圖4C所示，根據(jù)本發(fā)明的一些實施例，在完全去除鰭側壁間隔件105之后，去除鰭結構104的部分。結果，通過使鰭結構104的部分凹進形成溝槽304。

溝槽304具有位于隔離結構108下方的深度D₂。在一些實施例中，深度D₂在從約0.1nm至約50nm的范圍內。在一些實施例中，溝槽304的側壁和鰭結構104的頂面之間的角θ₂為約90度。

如圖4D所示，根據(jù)本發(fā)明的一些實施例，在去除鰭結構104的部分之后，在溝槽304中且在鰭結構104上形成外延結構214。

外延結構214包括諸如鍺(Ge)或硅(Si)的單元素半導體材料；或 諸如砷化鎵(GaAs)、砷化鋁鎵(AlGaAs)的化合物半導體材料；或諸如硅鍺(SiGe)、磷砷化鎵(GaAsP)的半導體合金。

通過外延工藝形成外延結構214。外延工藝可以包括選擇性外延生長(SEG)工藝、CVD沉積技術(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延或其他適用的外延工藝。

與外延結構210和212相同，外延結構214具有菱形上部和柱狀下部。外延結構214的菱形上部具有四個小平面214A、214B、214C和214D。每個小平面均具有(111)晶體取向。

應該注意，與圖2G和圖3C相比，在鄰近圖4E中的外延結構214處，沒有形成鰭側壁間隔件。因此，通過調整溝槽304(圖4C中示出)的深度來控制外延結構214的體積和高度。此外，由于沒有鰭側壁間隔件抑制外延結構214的生長，所以外延結構214傾向于在X軸的方向上生長。因此，外延結構214的寬度W₃大于鰭結構104的寬度W₄。

外延結構214具有高度H_t3和寬度W₃。外延結構214的高度H_t3小于外延結構212的高度H_t2，并且外延結構212的寬度W₂大于外延結構214的寬度W₃。此外，外延結構214的高度H_t3小于外延結構210的高度H_t1，并且外延結構210的寬度W₁大于外延結構214的寬度W₃。

再次參照圖4D，兩個鄰近的外延結構214之間的間距S在從約0.1nm至約100nm的范圍內。在一些實施例中，外延結構214的寬度W₃在從約10nm至約100nm的范圍內。在一些實施例中，外延結構214的高度H_t3在從約10nm至約300nm的范圍內。在一些實施例中，外延結構214的高度與寬度的比率(H_t3/W₃)在從約0.1至約10的范圍內。

然后，F(xiàn)inFET器件結構可以繼續(xù)進行其他工藝以形成其他結構或器件。在一些實施例中，金屬化包括諸如傳統(tǒng)的通孔或接觸件的垂直互連件以及諸如金屬線的水平互連件。各種互連部件可以采用包括銅、鎢和/或硅化物的各種導電材料。

提供了用于形成鰭式場效應晶體管(FinFET)器件結構的實施例。FinFET器件結構包括在襯底之上延伸的鰭結構以及形成在鰭結構上的外延結構。在一些實施例中，鰭側壁間隔件形成為鄰近外延結構。鰭側壁間 隔件配置為控制外延結構的體積和高度。在一些其他實施例中，不形成鄰近外延結構的鰭側壁間隔件，通過調整溝槽的深度來控制外延結構的體積和高度，其中通過使鰭結構的頂部凹進來形成溝槽。一旦外延結構的體積和高度受到控制，就進一步改進了FinFET器件結構的性能。

在一些實施例中，提供了一種鰭式場效應晶體管(FinFET)器件結構。FinFET結構包括襯底和在襯底之上延伸的鰭結構。FinFET結構包括形成在鰭結構上的外延結構，并且外延結構具有第一高度。FinFET結構也包括形成為鄰近外延結構的鰭側壁間隔件。鰭側壁間隔件具有第二高度，并且第一高度大于第二高度，并且鰭側壁間隔件配置為控制外延結構的體積和第一高度。

在一些實施例中，提供了一種鰭式場效應晶體管(FinFET)器件結構。FinFET結構包括襯底和在襯底之上延伸的鰭結構。FinFET結構也包括形成在襯底上的隔離結構，并且鰭結構嵌入在隔離結構中。FinFET結構還包括形成在鰭結構上的第一外延結構，第一外延結構和鰭結構之間的界面位于隔離結構的頂面下方，并且沒有形成鄰近第一外延結構的鰭側壁間隔件。

在一些實施例中，提供了一種形成鰭式場效應晶體管(FinFET)器件結構的方法。該方法包括提供襯底以及在襯底之上形成鰭結構。該方法也包括在鰭結構的中心部分上方形成柵極堆疊件結構以及在柵極堆疊件結構的頂面和側壁上形成柵極側壁間隔件，以及在鰭結構的頂面和側壁上形成鰭側壁間隔件。該方法還包括去除柵極側壁間隔件的頂部和鰭側壁間隔件的頂部以暴露柵極堆疊件結構的頂部和鰭結構的頂部。該方法包括去除鰭側壁間隔件的部分，并且鰭側壁間隔件具有第二高度。該方法還包括使鰭結構的部分凹進以形成溝槽。該方法也包括從溝槽外延生長外延結構，并且在鰭結構上方形成外延結構，并且外延結構具有第一高度，并且第一高度大于第二高度。

上面概述了若干實施例的特征，使得本領域技術人員可以更好地理解本發(fā)明的方面。本領域技術人員應該理解，他們可以容易地使用本發(fā)明作為基礎來設計或修改用于實現(xiàn)與在此所介紹實施例相同的目的和/或實現(xiàn)相同優(yōu)勢的其他工藝和結構。本領域技術人員也應該意識到，這種等同構 造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，在此他們可以做出多種變化、替換以及改變。