1.一種半導體元件的制造方法，包括：
于基底上形成彼此分隔的至少二個疊層結(jié)構(gòu)與分別位于所述疊層結(jié)構(gòu)上的至少二個硬掩模圖案；
于所述基底上形成圖案化掩模層，所述圖案化掩模層具有開口，所述開口裸露出所述硬掩模圖案的部分頂面及所述疊層結(jié)構(gòu)之間的部分所述基底；
以所述圖案化掩模層及所述硬掩模圖案為掩模，移除所裸露出的部分所述基底，以形成溝道；以及
以所述圖案化掩模層及所述硬掩模圖案為掩模，進行離子注入工藝，以于所述溝道周圍的所述基底中形成摻雜區(qū)。
2.根據(jù)權(quán)利要求1所述的半導體元件的制造方法，其中所述離子注入工藝的離子注入方向與所述基底的法線的夾角為23度至27度。
3.根據(jù)權(quán)利要求1所述的半導體元件的制造方法，其中所述硬掩模圖案的材料包括氧化硅、氮化硅、氮氧化硅或其組合，且所述圖案化掩模層的材料包括光刻膠材料。
4.根據(jù)權(quán)利要求1所述的半導體元件的制造方法，其中于所述基底中形成所述溝道的方法包括進行非等向性刻蝕法。
5.一種半導體元件，包括：
基底；
多個疊層結(jié)構(gòu)，位于所述基底上，相鄰的所述疊層結(jié)構(gòu)之間的所述基底中具有溝道，其中各疊層結(jié)構(gòu)包括依序位于所述基底上的浮置柵極、柵間介電層及控制柵極；以及
摻雜區(qū)，位于所述溝道周圍的所述基底中，其中所述控制柵極的第一部分與第二部分的體積比小于12％，其中所述第一部分的導電性低于所述第二部分的導電性，且所述第一部分相對于所述第二部分靠近所述溝道的頂角。
6.根據(jù)權(quán)利要求5所述的半導體元件，其中所述第一部分包括非晶硅，所述第二部分包括多晶硅。
7.根據(jù)權(quán)利要求5所述的半導體元件，其中所述浮置柵極的第三部分與第四部分的體積比小于8％，其中所述第三部分的導電性低于所述第四部分的導電性，且所述第三部分相對于所述第四部分靠近所述溝道的側(cè)壁。
8.根據(jù)權(quán)利要求7所述的半導體元件，其中所述第三部分包括非晶硅，所述第四部分包括多晶硅。
9.一種半導體元件，包括：
基底；
多個疊層結(jié)構(gòu)，位于所述基底上，相鄰的所述疊層結(jié)構(gòu)之間的所述基底中具有溝道，其中各疊層結(jié)構(gòu)包括依序位于所述基底上的浮置柵極、柵間介電層及控制柵極；以及
摻雜區(qū)，位于所述溝道周圍的所述基底中，其中所述控制柵極中多晶硅與非晶硅的交界面和所述控制柵極的底面所形成的銳角的角度介于82度至88度。
10.根據(jù)權(quán)利要求9所述的半導體元件，其中所述浮置柵極中多晶硅與非晶硅的交界面和所述浮置柵極的底面所形成的銳角的角度介于84度至89度。