本發(fā)明涉及半導(dǎo)體領(lǐng)域，具體地，本發(fā)明涉及一種半導(dǎo)體器件及其制作方法和電子裝置。

背景技術(shù)：

隨著微電子技術(shù)的迅速發(fā)展，微電子技術(shù)的核心--互補金屬氧化物半導(dǎo)體(CMOS)技術(shù)已經(jīng)成為現(xiàn)代電子產(chǎn)品的支撐技術(shù)。在半導(dǎo)體制造工藝中，可以使用各種材料作為互補金屬氧化物半導(dǎo)體器件的柵電極和柵極電介質(zhì)，傳統(tǒng)的互補金屬氧化物半導(dǎo)體器件通常由氮氧化硅(SiON)作為柵極介質(zhì)層，采用摻雜的多晶硅作為柵電極材料。但是，隨著集成電路制造工藝的不斷進步，芯片集成度的不斷提高，技術(shù)節(jié)點的降低，在尺寸改變的趨勢中，先進的互補金屬氧化物半導(dǎo)體器件越來越多的采用金屬柵極材料代替?zhèn)鹘y(tǒng)的多晶硅材料，高k電介質(zhì)代替氧化層材料，即采用高k電介質(zhì)/金屬柵極(HK/MG)結(jié)構(gòu)代替柵氧化層/虛擬多晶硅柵極結(jié)構(gòu)，以避免由虛擬多晶硅柵極引起的多晶硅耗盡效應(yīng)、摻雜硼原子擴散和較高的柵極漏電等問題。

目前常見的高k電介質(zhì)/金屬柵極的制造方法包括柵極在后(gate-last)工藝，其中，柵極在后工藝中虛擬多晶硅柵極的去除是關(guān)鍵的步驟之一。目前去除虛擬柵極的工藝中存在很多的問題：1)界面層的引入和/或蝕刻過程會產(chǎn)生TiN(氮化鈦)界面層，TiN界面層將提高器件的閾值電壓，但是，TiN界面層的損傷會使器件發(fā)生較高的漏電、金屬鋁層的擴散以及與時間相關(guān)電介質(zhì)擊穿(Time dependent dielectric breakdown，TDDB)性能的失效等問題；2)干法蝕刻和濕法蝕刻會消耗層間介電層，其中，大量層間介電層的消耗會導(dǎo)致金屬殘留物以及較低的柵極高度，從而降低器件的功率，最終嚴重的影響器件的良品率；3)由于主蝕刻工藝具有長的工藝時間和采用HBr氣體，會在金屬柵極區(qū)域中隨機的產(chǎn)生凝聚缺陷，這將影響功函數(shù)金屬層和金屬層?xùn)艠O的填充并在金屬柵極中形成空洞，降低器件的良品率；4)在采用濕法蝕刻工藝形成NMOS金屬柵極的蝕刻后處理過程中使用的化學(xué)試劑很難去除掉大量的聚合物。

因此，目前急需一種制作具有高k電介質(zhì)/金屬柵極的半導(dǎo)體器件結(jié)構(gòu)的 方法，以解決現(xiàn)有技術(shù)中存在的問題。

技術(shù)實現(xiàn)要素：

在發(fā)明內(nèi)容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發(fā)明的發(fā)明內(nèi)容部分并不意味著要試圖限定出所要求保護的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護的技術(shù)方案的保護范圍。

本發(fā)明為了克服目前存在問題，提供一種半導(dǎo)體器件的制作方法，包括：提供具有PMOS區(qū)域和NMOS區(qū)域的半導(dǎo)體襯底，所述PMOS區(qū)域包括第一虛擬柵極，所述NMOS區(qū)域包括第二虛擬柵極，其中，在所述半導(dǎo)體襯底上還形成有環(huán)繞所述第一和第二虛擬柵極并露出所述第一和第二虛擬柵極頂面的層間介電層；在所述半導(dǎo)體襯底上沉積形成SiO₂層，所述SiO₂層覆蓋所層間介電層、所述第一和第二虛擬柵極的頂面；去除所述第一虛擬柵極以形成溝槽；在所述溝槽中和所述SiO₂層上沉積形成功函數(shù)金屬層，所述功函數(shù)金屬層填滿所述溝槽；執(zhí)行平坦化工藝，直至露出所述層間介電層；在所述半導(dǎo)體襯底上形成覆蓋所述PMOS區(qū)域露出所述NMOS區(qū)域的圖案化的硬掩膜層；根據(jù)圖案化的所述硬掩膜層蝕刻去除所述第二虛擬柵極，其中，所述蝕刻包括主蝕刻和終點蝕刻，所述蝕刻采用的蝕刻氣體包括NF₃和H₂；執(zhí)行蝕刻后處理工藝。

示例性地，還包括在所述半導(dǎo)體襯底上形成圖案化的硬掩膜層之前將所述半導(dǎo)體襯底放入前端開啟式晶圓傳送盒的步驟，其中，所述前端開啟式晶圓傳送盒里面是氮氣環(huán)境。

示例性地，還包括在執(zhí)行蝕刻后處理工藝之后將所述半導(dǎo)體襯底放入緩沖空間的步驟。

示例性地，還包括將所述半導(dǎo)體襯底放入緩沖空間之后將所述半導(dǎo)體襯底放入前端開啟式晶圓傳送盒的步驟，其中，所述前端開啟式晶圓傳送盒里面是氮氣環(huán)境。

示例性地，還包括去除所述第一虛擬柵極以形成所述溝槽之前對所述半導(dǎo)體襯底進行無晶圓自動清洗處理的步驟。

示例性地，所述主蝕刻的時間為15s至25s，所述終點蝕刻的時間為10s至20s。

示例性地，所述主蝕刻和所述終點蝕刻為脈沖等離子體蝕刻。

示例性地，所述NF₃的氣體流量較小，H₂的氣體流量較大。

示例性地，所述蝕刻后處理工藝的氣體包括CF₄和N₂，所述蝕刻后處理工藝為單步處理工藝，所述蝕刻后處理的時間為10s至20s。

示例性地，所述N₂和CF₄的比例范圍為100:1至10:1，CF₄的氣體流量小于100sccm。

示例性地，所述蝕刻后處理工藝的氣體包括CF₄、N₂和H₂。

示例性地，形成圖案化的所述硬掩膜層的步驟包括開口蝕刻和終點蝕刻，所述開口蝕刻和所述終點蝕刻為脈沖等離子體蝕刻。

示例性地，所述第一虛擬柵極和所述第二虛擬柵極的材料包括多晶硅、SiN或無定型碳。

示例性地，采用脈沖等離子體執(zhí)行所述蝕刻后處理工藝。

示例性地，采用脈沖等離子體蝕刻去除所述第一虛擬柵極以形成所述溝槽。

本發(fā)明還提供一種采用上述方法制造的半導(dǎo)體器件。

本發(fā)明還提供一種電子裝置，所述電子裝置包括所述半導(dǎo)體器件。

本發(fā)明的半導(dǎo)體器件的制造方法避免了層間介電層的損傷和凝聚缺陷的發(fā)生，提高了器件的一致性和確保了器件的穩(wěn)定性，最終提高了器件的性能和良品率。本發(fā)明半導(dǎo)體器件，采用前述方法制造，具有高良品率等優(yōu)點。本發(fā)明的電子裝置，使用了上述的半導(dǎo)體器件，因而同樣具有上述優(yōu)點。

附圖說明

本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的裝置及原理。在附圖中，

圖1為采用柵極在后工藝制作具有高k電介質(zhì)/金屬柵極的半導(dǎo)體器件的工藝流程圖；

圖2A-2C為根據(jù)本發(fā)明一個實施方式制作具有高k電介質(zhì)/金屬柵極的相關(guān)步驟所獲得的器件的結(jié)構(gòu)示意圖；

圖3為根據(jù)本發(fā)明一個實施方式制作具有高k電介質(zhì)/金屬柵極的工藝流程圖；

圖4A-4D為根據(jù)本發(fā)明一個實施方式制作具有高k電介質(zhì)/金屬柵極的 相關(guān)步驟所獲得的器件的結(jié)構(gòu)示意圖；

圖5為根據(jù)本發(fā)明一個實施方式制作具有高k電介質(zhì)/金屬柵極的工藝流程圖。

具體實施方式

在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進行描述。

應(yīng)當(dāng)理解的是，本發(fā)明能夠以不同形式實施，而不應(yīng)當(dāng)解釋為局限于這里提出的實施例。相反地，提供這些實施例將使公開徹底和完全，并且將本發(fā)明的范圍完全地傳遞給本領(lǐng)域技術(shù)人員。在附圖中，為了清楚，層和區(qū)的尺寸以及相對尺寸可能被夸大。自始至終相同附圖標(biāo)記表示相同的元件。

應(yīng)當(dāng)明白，當(dāng)元件或?qū)颖环Q為“在...上”、“與...相鄰”、“連接到”或“耦合到”其它元件或?qū)訒r，其可以直接地在其它元件或?qū)由?、與之相鄰、連接或耦合到其它元件或?qū)?，或者可以存在居間的元件或?qū)?。相反，?dāng)元件被稱為“直接在...上”、“與...直接相鄰”、“直接連接到”或“直接耦合到”其它元件或?qū)訒r，則不存在居間的元件或?qū)?。?yīng)當(dāng)明白，盡管可使用術(shù)語第一、第二、第三等描述各種元件、部件、區(qū)、層和/或部分，這些元件、部件、區(qū)、層和/或部分不應(yīng)當(dāng)被這些術(shù)語限制。這些術(shù)語僅僅用來區(qū)分一個元件、部件、區(qū)、層或部分與另一個元件、部件、區(qū)、層或部分。因此，在不脫離本發(fā)明教導(dǎo)之下，下面討論的第一元件、部件、區(qū)、層或部分可表示為第二元件、部件、區(qū)、層或部分。

空間關(guān)系術(shù)語例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在這里可為了方便描述而被使用從而描述圖中所示的一個元件或特征與其它元件或特征的關(guān)系。應(yīng)當(dāng)明白，除了圖中所示的取向以外，空間關(guān)系術(shù)語意圖還包括使用和操作中的器件的不同取向。例如，如果附圖中的器件翻轉(zhuǎn)，然后，描述為“在其它元件下面”或“在其之下”或“在其下”元件或特征將取向為在其它元件或特征“上”。因此，示例性術(shù)語“在...下面”和“在...下”可包括上和下兩個取向。器件可以另外地取向(旋轉(zhuǎn)90度或其它取向)并且在此使用的空間描述語相應(yīng)地被解釋。

在此使用的術(shù)語的目的僅在于描述具體實施例并且不作為本發(fā)明的限 制。在此使用時，單數(shù)形式的“一”、“一個”和“所述/該”也意圖包括復(fù)數(shù)形式，除非上下文清楚指出另外的方式。還應(yīng)明白術(shù)語“組成”和/或“包括”，當(dāng)在該說明書中使用時，確定所述特征、整數(shù)、步驟、操作、元件和/或部件的存在，但不排除一個或更多其它的特征、整數(shù)、步驟、操作、元件、部件和/或組的存在或添加。在此使用時，術(shù)語“和/或”包括相關(guān)所列項目的任何及所有組合。

這里參考作為本發(fā)明的理想實施例(和中間結(jié)構(gòu))的示意圖的橫截面圖來描述發(fā)明的實施例。這樣，可以預(yù)期由于例如制造技術(shù)和/或容差導(dǎo)致的從所示形狀的變化。因此，本發(fā)明的實施例不應(yīng)當(dāng)局限于在此所示的區(qū)的特定形狀，而是包括由于例如制造導(dǎo)致的形狀偏差。例如，顯示為矩形的注入?yún)^(qū)在其邊緣通常具有圓的或彎曲特征和/或注入濃度梯度，而不是從注入?yún)^(qū)到非注入?yún)^(qū)的二元改變。同樣，通過注入形成的埋藏區(qū)可導(dǎo)致該埋藏區(qū)和注入進行時所經(jīng)過的表面之間的區(qū)中的一些注入。因此，圖中顯示的區(qū)實質(zhì)上是示意性的，它們的形狀并不意圖顯示器件的區(qū)的實際形狀且并不意圖限定本發(fā)明的范圍。

為了徹底理解本發(fā)明，將在下列的描述中提出詳細的步驟以及詳細的結(jié)構(gòu)，以便闡釋本發(fā)明的技術(shù)方案。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發(fā)明還可以具有其他實施方式。

如圖1所示，為根據(jù)現(xiàn)有技術(shù)采用柵極在后工藝制作具有高k電介質(zhì)/金屬柵極的半導(dǎo)體器件的方法。

在步驟101中，提供一半導(dǎo)體襯底，所述半導(dǎo)體襯底包括NMOS區(qū)域和PMOS區(qū)域。在所述NMOS區(qū)域中形成有高k電介質(zhì)和第一虛擬柵極，在所述PMOS區(qū)域中形成有高k電介質(zhì)和第二虛擬柵極。在所述半導(dǎo)體襯底上還形成有層間介質(zhì)層(ILD)。蝕刻去除所述第一虛擬柵極，在所述第一虛擬柵極原有位置形成溝槽。接著，在所述半導(dǎo)體襯底上沉積PMOS金屬層，所述PMOS金屬層填充所述溝槽。

在步驟102中，在所述半導(dǎo)體襯底上形成硬掩膜層，所述硬掩膜層的材料包括TiN。

在步驟103中，蝕刻所述硬掩膜層，以在所述硬掩膜層中形成開口。

在步驟104中，終點蝕刻(OE)所述硬掩膜層，以使所述硬掩膜層覆蓋PMOS區(qū)域露出NMOS區(qū)域。

在步驟105中，主蝕刻所述NMOS區(qū)域中的第二虛擬柵極，所述主蝕刻 工藝采用的氣體包括HBr和O₂的混合氣體，主蝕刻的時間為10s至20s。

在步驟106中，終點蝕刻所述NMOS區(qū)域中的第二虛擬柵極，所述終點蝕刻采用的氣體包括H₂和Ar的混合氣體，終點蝕刻的時間為55s至65s。

在步驟107中，執(zhí)行蝕刻后處理(PET)工藝，所述蝕刻后處理工藝使用的氣體包含N₂和CF₄，先使用N₂處理后使用CF₄處理所述半導(dǎo)體襯底，使用N₂蝕刻后處理的時間為55s至65s，使用CF₄蝕刻后處理的時間為10s至20s。

根據(jù)上述去除NMOS虛擬柵極的方法會產(chǎn)生較多的聚合物并且在主蝕刻反應(yīng)腔室內(nèi)執(zhí)行去除NMOS虛擬柵極步驟所花費的時間較長。

本發(fā)明為了解決目前制造具有高k電介質(zhì)/金屬柵極的半導(dǎo)體器件過程中存在的問題，提供了一種半導(dǎo)體器件的制備方法，圖2A-2C為根據(jù)本發(fā)明一個實施方式制作具有高k電介質(zhì)/金屬柵極的相關(guān)步驟所獲得的器件的結(jié)構(gòu)示意圖；圖3為根據(jù)本發(fā)明一個實施方式制作具有高k電介質(zhì)/金屬柵極的工藝流程圖；圖4A-4D為根據(jù)本發(fā)明另一個實施方式制作具有高k電介質(zhì)/金屬柵極的相關(guān)步驟所獲得的器件的結(jié)構(gòu)示意圖；圖5為根據(jù)本發(fā)明另一個實施方式制作具有高k電介質(zhì)/金屬柵極的工藝流程圖。

下面結(jié)合圖2A-2C、圖3、圖4A-4D和圖5對本發(fā)明的制備方法進行詳細的說明。需要說明的是，在對半導(dǎo)體芯片之前的處理步驟，對于本領(lǐng)域的技術(shù)人員是熟知的，在此就不詳細贅述。同時，圖2A-2C和圖4A-4D中僅給出了所要程序化的芯片的結(jié)構(gòu)，在半導(dǎo)體器件的集成電路中包含如圖所述的多個芯片相互連接，形成疊層，為了簡化，在圖中僅僅給出了一個芯片的結(jié)構(gòu)示意圖，當(dāng)然還包含其他必不可少的元件。

實施例一

首先，執(zhí)行步驟301，將半導(dǎo)體襯底放入前端開啟式晶圓傳送盒(FOUP)，其中，所述前端開啟式晶圓傳送盒里面是氮氣環(huán)境。

如圖2A所示，提供半導(dǎo)體襯底200，所述半導(dǎo)體襯底200可包括任何半導(dǎo)體材料，所述半導(dǎo)體200的材料可包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它Ⅲ-Ⅴ或Ⅱ-Ⅵ族化合物半導(dǎo)體。所述半導(dǎo)體襯底200還可以包括有機半導(dǎo)體或者如Si/SiGe、絕緣體上硅(SOI)、或者絕緣體上SiGe(SGOI)的分層半導(dǎo)體。所述半導(dǎo)體襯底200包括各種隔離 結(jié)構(gòu)，例如淺溝槽絕緣。

在所述半導(dǎo)體襯底200包括NMOS區(qū)域和PMOS區(qū)域，該NMOS區(qū)域具有形成在均勻摻雜的溝道區(qū)上的NMOS虛擬柵極堆疊結(jié)構(gòu)201N，PMOS區(qū)域具有形成在均勻摻雜的溝道區(qū)上的PMOS虛擬柵極堆疊結(jié)構(gòu)201P。所述NMOS虛擬柵極堆疊結(jié)構(gòu)201N包括高k電介質(zhì)層(未示出)、阻擋層(未示出)和NMOS虛擬柵極202，在所述NMOS虛擬柵極堆疊結(jié)構(gòu)201N的兩側(cè)形成有柵極間隙壁(未示出)。所述第二柵極結(jié)構(gòu)201P包括高k電介質(zhì)層(未示出)、阻擋層(未示出)和PMOS虛擬柵極，在所述PMOS虛擬柵極堆疊結(jié)構(gòu)201P的兩側(cè)形成有柵極間隙壁(未示出)。

其中，所述高k介質(zhì)層的材料可以選擇高k材料，沉積方式可以通過化學(xué)氣相沉積(CVD)或原子層沉積(ALD)的方式。材料可以是鉿氧化硅(HfSiO)、鉿氮氧化硅(HfSiON)、鉿氧化鉭(HfTaO)、鉿氧化鋯(HfZrO)中的一種或者它們的任意組合，還可以是鈣鈦礦型材料。阻擋層沉積方式可以通過ALD、CVD、物理氣相沉積(PVD)、濺射等其它方法，所述阻擋層材料優(yōu)選氮化鈦，厚度范圍10～20埃

在本發(fā)明的一具體實施方式中，所述NMOS虛擬柵極202和所述PMOS虛擬柵極的形成方法可選用低壓化學(xué)氣相淀積(LPCVD)工藝，所述NMOS虛擬柵極202和所述PMOS虛擬柵極的材料為多晶硅。形成所述多晶硅層的工藝條件包括：反應(yīng)氣體為硅烷(SiH₄)，所述硅烷的流量范圍可為100～200立方厘米/分鐘(sccm)，如150sccm；反應(yīng)腔內(nèi)溫度范圍可為700～750攝氏度；反應(yīng)腔內(nèi)壓力可為250～350毫毫米汞柱(mTorr)，如300mTorr；所述反應(yīng)氣體中還可包括緩沖氣體，所述緩沖氣體可為氦氣(He)或氮氣，所述氦氣和氮氣的流量范圍可為5～20升/分鐘(slm)，如8slm、10slm或15slm。需要說明的是，上述實施例僅用于更加清楚地說明本發(fā)明的實施方案，并不局限于上述數(shù)值范圍和制備方法。

所述柵極間隙壁的材料可以為氧化硅、氮化硅、氮氧化硅中一種或者他們組合構(gòu)成。作為優(yōu)選，所述間隙壁為氧化硅、氮化硅共同組成，具體工藝為：在半導(dǎo)體襯底上形成第一氧化硅層、第一但氧化硅層以及第二氧化硅層，然后采用蝕刻方法形成間隙壁。還可以選用本領(lǐng)域常用的柵極間隙壁的材料以及形成方法，在此不再贅述。

示例性地，在所述NMOS虛擬柵極202和所述PMOS虛擬柵極的兩側(cè)的 所述半導(dǎo)體襯底200中形成有源/漏極。

接著，在所述半導(dǎo)體襯底200上形成層間介電層(ILD)203。層間介電層可以使用例如SiO₂、碳氟化合物(CF)、摻碳氧化硅(SiOC)或者碳氮化硅(SiCN)等?；蛘撸部梢允褂迷谔挤衔?CF)上形成了SiCN薄膜的膜等。碳氟化合物以氟(F)和碳(C)為主要成分。碳氟化合物也可以使用具有非晶體(非結(jié)晶性)構(gòu)造的物質(zhì)。層間介電層還可以使用例如摻碳氧化硅(SiOC)等多孔質(zhì)構(gòu)造?？梢圆捎脽峄瘜W(xué)氣相沉積方法、等離子體工藝。所述層間介電層的形成可以選用本領(lǐng)域常用方法，在此不再贅述。

示例性地，對所述層間介電層203進行平坦化工藝，以去除所述層間介質(zhì)層203高出所述NMOS虛擬柵極202和所述PMOS虛擬柵極的部分，換而言之，對所述層間介電層203進行平坦化工藝，以使所述層間介電層環(huán)繞所述NMOS虛擬柵極202和所述PMOS虛擬柵極并露出所述所述NMOS虛擬柵極202和所述PMOS虛擬柵極頂面。

然后，蝕刻去除所述PMOS區(qū)域中的所述PMOS虛擬柵極，以形成溝槽。在本發(fā)明的一具體實施方式中，在所述層間介電層203上形成覆蓋層，覆蓋層覆蓋所述NMOS區(qū)域露出所述PMOS區(qū)域，可以采用本領(lǐng)域常用的各種合適材料作為上述覆蓋層，例如氮化硅，上述覆蓋層也可以采用光致抗蝕劑。作為一個實例，在所述層間介電層203上形成圖案化的光致抗蝕劑層以覆蓋所述NOMS區(qū)域露出所述PMOS區(qū)域。

蝕刻去除所述PMOS區(qū)域中的所述PMOS虛擬柵極，以在所述PMOS虛擬柵極原有位置形成溝槽，可以采用干法蝕刻去除所述PMOS虛擬柵極，干法蝕刻工藝包括但不限于：反應(yīng)離子蝕刻(RIE)、離子束蝕刻、等離子體蝕刻或者激光切割。最好通過一個或者多個RIE步驟進行干法蝕刻。在采用干法蝕刻去除所述PMOS虛擬柵極之后，可執(zhí)行一軟濕法清洗(soft WET)步驟以去除所述PMOS虛擬柵極中的殘余物?；蛘撸梢圆捎脻穹ㄎg刻去除所述PMOS虛擬柵極，濕蝕刻法可以采用氫氟酸溶液，例如緩沖氧化物蝕刻劑或氫氟酸緩沖溶液?；蛘?，可以采用部分干法部分濕法蝕刻。

然后，在PMOS區(qū)域中的所述溝槽中和所述層間介電層203上沉積形成功函數(shù)金屬層204，所述功函數(shù)金屬層204填滿所述溝槽。所述功函數(shù)金屬層204的材料包括銅、鋁、TiN或TaN等，作為優(yōu)選，所述功函數(shù)金屬層204的材料為銅，所述功函數(shù)金屬層204具有壓縮應(yīng)力。所述功函數(shù)金屬層204 形成方法可以是CVD或PVD。所述功函數(shù)金屬層204還可以選用本領(lǐng)域常用的金屬材料以及形成方法，在此不再贅述。

接著，采用平坦化工藝處理所述功函數(shù)金屬層204直至露出所述層間介電層203。換而言之，采用平坦化工藝去除所述功函數(shù)金屬層204高出所述層間介電層203的部分。

在本發(fā)明的一具體實施例中，執(zhí)行平坦化工藝，可以使用半導(dǎo)體制造領(lǐng)域中常規(guī)的平坦化方法來實現(xiàn)表面的平坦化。該平坦化方法的非限制性實例包括機械平坦化方法和化學(xué)機械研磨(CMP)平坦化方法?；瘜W(xué)機械研磨平坦化方法更常用。

在所述半導(dǎo)體襯底200上沉積形成硬掩膜層205，所述硬掩膜層205的材料包括TaN、TiN、TaC、TaSiN、WN、TiAl、TiAlN或上述的組合。形成所述硬掩膜層205的方法非限制性實例包括化學(xué)氣相沉積法(CVD)，如低溫化學(xué)氣相沉積(LTCVD)、低壓化學(xué)氣相沉積(LPCVD)、快熱化學(xué)氣相沉積(LTCVD)、等離子體化學(xué)氣相沉積(PECVD)。在本發(fā)明的一具體實施例中，所述硬掩膜層205的材料為TiN。所述硬掩膜層205可以選用本領(lǐng)域常用的材料以及形成方法，在此不再贅述。

接著，將上述半導(dǎo)體器件結(jié)構(gòu)放入前端開啟式晶圓傳送盒(FOUP)，其中，所述前端開啟式晶圓傳送盒里面是氮氣環(huán)境，該處理工藝使在關(guān)鍵步驟中抑制了凝聚物的形成、避免了侵蝕缺陷以及排隊時間延長等問題。

在前端開啟式晶圓傳送盒中對上述半導(dǎo)體器件結(jié)構(gòu)執(zhí)行處理之后還包括將上述半導(dǎo)體器件結(jié)構(gòu)放入緩沖空間(Buffer area)、晶圓自調(diào)整空間(Aligner)、空氣/真空過渡空間(Airlock)、真空傳送腔(VTM)進行處理等工藝步驟。需要說明的是上述工藝步驟為本領(lǐng)域的常規(guī)技術(shù)手段，可以選擇本領(lǐng)域常用的方法，在此不再贅述。

接著，執(zhí)行步驟302，將所述半導(dǎo)體器件結(jié)構(gòu)放入主蝕刻(ME)腔室內(nèi)，蝕刻硬掩膜層以使所述硬掩膜層覆蓋PMOS區(qū)域露出NMOS區(qū)域，所述蝕刻包括所述硬掩膜層開口蝕刻(open)和終點蝕刻(OE)。

如圖2A所示，先采用光刻工藝在所述硬掩膜層上形成圖案化的光致抗蝕劑層以覆蓋所述POMS區(qū)域露出所述NMOS區(qū)域。在所述硬膜層205上形成覆蓋所述POMS區(qū)域露出所述NMOS區(qū)域的圖案化覆蓋層可以選用本領(lǐng)域常用的材料以及形成方法，上述實施例僅用于更加清楚地說明本發(fā)明的實施 方案，并不局限于上述材料和制備方法。

接著，根據(jù)圖案化的致抗蝕劑層蝕刻所述金屬硬掩膜層205，以在所述硬掩膜層中形成開口206?？梢圆捎酶煞ㄎg刻，例如等離子體蝕刻，蝕刻氣體包括氯化硼、氯氣，和一些添加氣體如氮氣、氬氣。所述氯化硼和氯氣的流量范圍可為0～150立方厘米/分鐘(sccm)和50～200立方厘米/分鐘(sccm)，反應(yīng)室內(nèi)壓力可為5～20毫托(mTorr)，如15mTorr。需要說明的是，上述實施例僅用于更加清楚地說明本發(fā)明的實施方案，并不局限于上述數(shù)值范圍和制備方法。

繼續(xù)對所述硬掩膜層205進行蝕刻，所述蝕刻為過蝕刻/終點蝕刻(OE)，以使所述硬掩膜層205覆蓋所述POMS區(qū)域露出所述NMOS區(qū)域具體的，對所述硬掩膜層205中的開口進行終點蝕刻，以使所述硬掩膜層205作為掩膜去除所述NMOS區(qū)域中的NMOS虛擬柵極?？梢赃x擇本領(lǐng)域常用的終點蝕刻方法，在此不再贅述。

接著，執(zhí)行步驟303，根據(jù)圖案化的所述硬掩膜層蝕刻去除所述NMOS區(qū)域中的NMOS虛擬柵極，所述蝕刻包括主蝕刻和終點蝕刻。

如圖2B所示，根據(jù)圖案化的所述硬掩膜層205蝕刻去除所述NMOS區(qū)域中的所述NMOS虛擬柵極202，在所述NMOS虛擬柵極202原有位置形成溝槽206，其中，所述蝕刻工藝包括多晶硅主蝕刻(PEB)和多晶硅終點蝕刻(POE)。具體的，根據(jù)圖案化的所述硬掩膜層205采用多晶硅主蝕刻工藝蝕刻所述NMOS虛擬柵極202，然后，繼續(xù)以圖案化的所述硬掩膜層205為掩膜采用多晶硅終點蝕刻剩余的所述NMOS虛擬柵極202以形成溝槽206。需要說明的是，多晶硅主蝕刻(PEB)和多晶硅終點蝕刻(POE)工藝為本領(lǐng)域的常規(guī)技術(shù)手段，可以根據(jù)需要選擇選擇本領(lǐng)域常用的蝕刻方法和蝕刻檢測手段。

在本發(fā)明一具體實施例中，所述多晶硅主蝕刻(PEB)和多晶硅終點蝕刻(POE)可以采用干法蝕刻，例如反應(yīng)離子蝕刻、離子束蝕刻、等離子蝕刻、激光燒蝕或者這些方法的任意組合?？梢允褂脝我坏奈g刻方法，或者也可以使用多于一個的蝕刻方法。最好通過一個或者多個RIE步驟進行干法蝕刻。通常采用蝕刻氣體包括NF₃、HBr、Cl₂、CH₂F₂、O₂的一種或者幾種氣體，和一些添加氣體如氮氣、氬氣。所述蝕刻氣體的流量范圍可為0～150立方厘米/分鐘(sccm)，反應(yīng)室內(nèi)壓力可為3～50毫托(mTorr)，在射頻功率為600W～ 1500W的條件下進行等離子體蝕刻。需要說明的是，上述實施例僅用于更加清楚地說明本發(fā)明的實施方案，并不局限于上述數(shù)值范圍和制備方法，本領(lǐng)域技術(shù)人員可以根據(jù)制備器件的需要選擇本領(lǐng)域常用的其他方法，在此不詳細贅述。

示例性地，所述多晶硅主蝕刻工藝的執(zhí)行時間為15s至25s，所述多晶硅終點蝕刻工藝的執(zhí)行時間為10s至20s，所述蝕刻氣體包括NF₃和H₂氣體。

接著，執(zhí)行步驟304，執(zhí)行蝕刻后處理工藝(PET)以去除所述NMOS區(qū)域中溝槽的聚合物。

如圖2C所示，執(zhí)行蝕刻后處理工藝以去除殘留在所述溝槽206中的聚合物。所述蝕刻后處理工藝使用的氣體包括CF₄和N₂的混合氣體，作為優(yōu)選的，使用CF₄和N₂的混合氣體單步執(zhí)行所述蝕刻后處理工藝，以減少芯片的處理時間和保持所述硬掩膜層205界面層的清潔。

在本發(fā)明一具體實施例中，所述蝕刻后處理工藝為等離子體處理的方法，向蝕刻反應(yīng)腔內(nèi)通入CF₄和N₂的混合氣體進行蝕刻。其中，CF₄氣體和N₂氣體的比例非常重要，CF₄氣體和N₂氣體的比例范圍為100:1～10:1，優(yōu)選的氣體比例為50:1，并且，CF₄氣體的流量小于在100立方厘米/分鐘(sccm)，所述蝕刻后處理工藝的時間范圍為10s～20s之間，所用的功率為400W～800W，反應(yīng)室內(nèi)壓力可為50毫托(mTorr)～200毫托(mTorr)。需要說明的是，上述實施例僅用于更加清楚地說明本發(fā)明的實施方案，并不局限于上述數(shù)值范圍和制備方法，本領(lǐng)域技術(shù)人員可以根據(jù)制備器件的需要選擇本領(lǐng)域常用的其他方法，在此不詳細贅述。

接著，執(zhí)行步驟305，將上述半導(dǎo)體器件結(jié)構(gòu)放入緩沖空間(buffer area)，接著，再將上述半導(dǎo)體器件結(jié)構(gòu)放入前端開啟式晶圓傳送盒(FOUP)，其中，所述前端開啟式晶圓傳送盒里面是氮氣環(huán)境。

在執(zhí)行所述蝕刻后處理工藝之后還包括將上述半導(dǎo)體器件結(jié)構(gòu)放入真空傳送腔(VTM)、光阻去除腔室(strip chamber)、真空傳送腔(VTM)、空氣/真空過渡空間(Airlock)和冷卻站(Cooling Station)進行處理等工藝步驟。需要說明的是上述工藝步驟為本領(lǐng)域的常規(guī)技術(shù)手段，可以選擇本領(lǐng)域常用的方法，在此不再贅述。

接著，在冷卻站(Cooling Station)工藝步驟之后將上述半導(dǎo)體器件結(jié)構(gòu)放入緩沖空間(buffer area)的步驟，所述緩沖空間能減少凝聚物，再將所 述半導(dǎo)體器件結(jié)構(gòu)放入前端開啟式晶圓傳送盒(FOUP)，其中，所述前端開啟式晶圓傳送盒里面是氮氣環(huán)境，該處理工藝使在關(guān)鍵步驟中抑制了凝聚物的形成、避免了侵蝕缺陷以及排隊時間延長等問題。

實施例二

良好的反應(yīng)腔室條件和無晶圓自動清洗(Waferless auto clean，WAC)能夠增強關(guān)鍵尺寸均勻性和確保不同晶圓之間/不同批次之間具有優(yōu)秀的重復(fù)性(產(chǎn)量提高)。SiO₂涂敷在WAC上已經(jīng)廣泛的應(yīng)用于FEOL(集成電路制造前段制程)工藝中，但是SiO₂涂敷WAC會產(chǎn)生氧元素以產(chǎn)生聚合物，NMOS虛擬柵極蝕刻后處理工藝很難去除掉較多的該聚合物，本發(fā)明提出了一種新的半導(dǎo)體器件的制作方法以解決現(xiàn)有技術(shù)中存在的問題。

首先，執(zhí)行步驟501，將SiO₂涂覆在半導(dǎo)體襯底上，其中，所述半導(dǎo)體襯底經(jīng)無晶圓自動清洗處理。

如圖4A所示，提供半導(dǎo)體襯底400，所述半導(dǎo)體襯底400可包括任何半導(dǎo)體材料，所述半導(dǎo)體400的材料可包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它Ⅲ-Ⅴ或Ⅱ-Ⅵ族化合物半導(dǎo)體。所述半導(dǎo)體襯底400還可以包括有機半導(dǎo)體或者如Si/SiGe、絕緣體上硅(SOI)、或者絕緣體上SiGe(SGOI)的分層半導(dǎo)體。所述半導(dǎo)體襯底400包括各種隔離結(jié)構(gòu)，例如淺溝槽絕緣。

在所述半導(dǎo)體襯底400包括NMOS區(qū)域和PMOS區(qū)域，該NMOS區(qū)域具有形成在均勻摻雜的溝道區(qū)上的NMOS虛擬柵極堆疊結(jié)構(gòu)401N，PMOS區(qū)域具有形成在均勻摻雜的溝道區(qū)上的PMOS虛擬柵極堆疊結(jié)構(gòu)401P。所述NMOS虛擬柵極堆疊結(jié)構(gòu)401N包括高k電介質(zhì)層(未示出)、阻擋層(未示出)和NMOS虛擬柵極402，在所述NMOS虛擬柵極堆疊結(jié)構(gòu)401N的兩側(cè)形成有柵極間隙壁(未示出)。所述第二柵極結(jié)構(gòu)401P包括高k電介質(zhì)層(未示出)、阻擋層(未示出)和PMOS虛擬柵極403，在所述PMOS虛擬柵極堆疊結(jié)構(gòu)401P的兩側(cè)形成有柵極間隙壁(未示出)。

其中，所述高k介質(zhì)層的材料可以選擇高k材料，沉積方式可以通過化學(xué)氣相沉積(CVD)或原子層沉積(ALD)的方式。材料可以是鉿氧化硅(HfSiO)、鉿氮氧化硅(HfSiON)、鉿氧化鉭(HfTaO)、鉿氧化鋯(HfZrO)中的一種或者它們的任意組合，還可以是鈣鈦礦型材料。阻擋層沉積方式可以通過ALD、CVD、物理氣相沉積(PVD)、濺射等其它方法，所述阻擋層 材料優(yōu)選氮化鈦，厚度范圍10～20埃

所述NMOS虛擬柵極402和所述PMOS虛擬柵極403的材料包括多晶硅、SiN或者無定形碳等適合的材料，在本發(fā)明的一具體實施方式中，所述NMOS虛擬柵極402和所述PMOS虛擬柵極403的材料為多晶硅，所述NMOS虛擬柵極402和所述PMOS虛擬柵極403的形成方法可選用低壓化學(xué)氣相淀積(LPCVD)工藝。形成所述多晶硅層的工藝條件包括：反應(yīng)氣體為硅烷(SiH4)，所述硅烷的流量范圍可為100～200立方厘米/分鐘(sccm)，如150sccm；反應(yīng)腔內(nèi)溫度范圍可為700～750攝氏度；反應(yīng)腔內(nèi)壓力可為250～350毫毫米汞柱(mTorr)，如300mTorr；所述反應(yīng)氣體中還可包括緩沖氣體，所述緩沖氣體可為氦氣(He)或氮氣，所述氦氣和氮氣的流量范圍可為5～20升/分鐘(slm)，如8slm、10slm或15slm。需要說明的是，上述實施例僅用于更加清楚地說明本發(fā)明的實施方案，并不局限于上述數(shù)值范圍和制備方法。

所述柵極間隙壁的材料可以為氧化硅、氮化硅、氮氧化硅中一種或者他們組合構(gòu)成。作為優(yōu)選，所述間隙壁為氧化硅、氮化硅共同組成，具體工藝為：在半導(dǎo)體襯底上形成第一氧化硅層、第一但氧化硅層以及第二氧化硅層，然后采用蝕刻方法形成間隙壁。還可以選用本領(lǐng)域常用的柵極間隙壁的材料以及形成方法，在此不再贅述。

示例性地，在所述NMOS虛擬柵極402和所述PMOS虛擬柵極403的兩側(cè)的所述半導(dǎo)體襯底400中形成有源/漏極。

接著，在所述半導(dǎo)體襯底400上形成層間介電層(ILD)404。層間介電層可以使用例如SiO₂、碳氟化合物(CF)、摻碳氧化硅(SiOC)或者碳氮化硅(SiCN)等?；蛘?，也可以使用在碳氟化合物(CF)上形成了SiCN薄膜的膜等。碳氟化合物以氟(F)和碳(C)為主要成分。碳氟化合物也可以使用具有非晶體(非結(jié)晶性)構(gòu)造的物質(zhì)。層間介電層還可以使用例如摻碳氧化硅(SiOC)等多孔質(zhì)構(gòu)造。可以采用熱化學(xué)氣相沉積方法、等離子體工藝。所述層間介電層的形成可以選用本領(lǐng)域常用方法，在此不再贅述。

示例性地，對所述層間介電層404進行平坦化工藝，以去除所述層間介質(zhì)層404高出所述NMOS虛擬柵極402和所述PMOS虛擬柵極403的部分，換而言之，對所述層間介電層404進行平坦化工藝，以使所述層間介電層404環(huán)繞所述NMOS虛擬柵極402和所述PMOS虛擬柵極403并露出所述所述NMOS虛擬柵極402和所述PMOS虛擬柵極403頂面。

所述半導(dǎo)體襯底400經(jīng)無晶圓自動清洗(WAC)處理，將SiO₂層405涂覆在上述半導(dǎo)體器件結(jié)構(gòu)中，所述SiO₂層覆蓋所層間介電層404、所述NMOS虛擬柵極402和PMOS虛擬柵極403的頂面，其中，在執(zhí)行蝕刻工藝之前將SiO₂層涂覆在半導(dǎo)體襯底400上能夠保持腔室條件一致性和減少層間介電層消耗。

在本發(fā)明一具體實施例中，在多晶硅層蝕刻之前采用O₂和SF₆的混合氣體實施無晶圓自動清洗，可以有效地避免器件的失效問題

需要說明的是無晶圓自動清洗(WAC)工藝、SiO₂的涂覆工藝為本領(lǐng)域的常規(guī)技術(shù)手段，可以選擇本領(lǐng)域常用的方法，在此不再贅述。

執(zhí)行步驟502，在所述半導(dǎo)體襯底上形成硬掩膜層，蝕刻所述硬掩膜層以使所述硬掩膜層覆蓋PMOS區(qū)域露出NMOS區(qū)域，

如圖4B所示，蝕刻去除所述PMOS區(qū)域中的所述PMOS虛擬柵極403，以形成溝槽。在本發(fā)明的一具體實施方式中，在所述SiO₂層405上形成覆蓋層，覆蓋層覆蓋所述NMOS區(qū)域露出所述PMOS區(qū)域，可以采用本領(lǐng)域常用的各種合適材料作為上述覆蓋層，例如氮化硅，上述覆蓋層也可以采用光致抗蝕劑。作為一個實例，在所述SiO₂層405上形成圖案化的光致抗蝕劑層以覆蓋所述NOMS區(qū)域露出所述PMOS區(qū)域。

蝕刻去除所述PMOS區(qū)域中的所述PMOS虛擬柵極，以在所述PMOS虛擬柵極原有位置形成溝槽，可以采用干法蝕刻去除所述PMOS虛擬柵極，干法蝕刻工藝包括但不限于：反應(yīng)離子蝕刻(RIE)、離子束蝕刻、等離子體蝕刻或者激光切割。最好通過一個或者多個RIE步驟進行干法蝕刻。在采用干法蝕刻去除所述PMOS虛擬柵極之后，可執(zhí)行一軟濕法清洗(soft WET)步驟以去除所述PMOS虛擬柵極中的殘余物?；蛘撸梢圆捎脻穹ㄎg刻去除所述PMOS虛擬柵極，濕蝕刻法可以采用氫氟酸溶液，例如緩沖氧化物蝕刻劑或氫氟酸緩沖溶液?；蛘撸梢圆捎貌糠指煞ú糠譂穹ㄎg刻。

然后，在PMOS區(qū)域中的所述溝槽中和所述SiO2層405上沉積形成功函數(shù)金屬層406，所述功函數(shù)金屬層406填滿所述溝槽。所述功函數(shù)金屬層406的材料包括銅、鋁、TiN或TaN等，作為優(yōu)選，所述功函數(shù)金屬層406的材料為銅。所述功函數(shù)金屬層406形成方法可以是CVD或PVD。所述功函數(shù)金屬層406還可以選用本領(lǐng)域常用的金屬材料以及形成方法，在此不再贅述。

接著，采用平坦化工藝處理所述功函數(shù)金屬層406和SiO₂層405直至露出所述層間介電層404。換而言之，采用平坦化工藝去除所述功函數(shù)金屬層406和SiO₂層405高出所述層間介電層404的部分。

在本發(fā)明的一具體實施例中，執(zhí)行平坦化工藝，可以使用半導(dǎo)體制造領(lǐng)域中常規(guī)的平坦化方法來實現(xiàn)表面的平坦化。該平坦化方法的非限制性實例包括機械平坦化方法和化學(xué)機械研磨(CMP)平坦化方法?；瘜W(xué)機械研磨平坦化方法更常用。

在所述半導(dǎo)體襯底400上沉積形成硬掩膜層407，所述硬掩膜層407的材料包括TaN、TiN、TaC、TaSiN、WN、TiAl、TiAlN或上述的組合。形成所述硬掩膜層407的方法非限制性實例包括化學(xué)氣相沉積法(CVD)，如低溫化學(xué)氣相沉積(LTCVD)、低壓化學(xué)氣相沉積(LPCVD)、快熱化學(xué)氣相沉積(LTCVD)、等離子體化學(xué)氣相沉積(PECVD)。在本發(fā)明的一具體實施例中，所述硬掩膜層407的材料為TiN。所述硬掩膜層407可以選用本領(lǐng)域常用的材料以及形成方法，在此不再贅述。

將上述半導(dǎo)體器件結(jié)構(gòu)放入主蝕刻(ME)腔室內(nèi)，蝕刻所述硬掩膜層407以使所述硬掩膜層407覆蓋PMOS區(qū)域露出NMOS區(qū)域，所述蝕刻包括所述硬掩膜層開口蝕刻(open)和終點蝕刻(OE)。

先采用光刻工藝在所述硬掩膜層407上形成圖案化的光致抗蝕劑層以覆蓋所述POMS區(qū)域露出所述NMOS區(qū)域。在所述硬膜層407上形成覆蓋所述POMS區(qū)域露出所述NMOS區(qū)域的圖案化覆蓋層可以選用本領(lǐng)域常用的材料以及形成方法，上述實施例僅用于更加清楚地說明本發(fā)明的實施方案，并不局限于上述材料和制備方法。

接著，通過圖案化的致抗蝕劑層蝕刻所述硬掩膜層407，以在所述硬掩膜層中形成開口408?？梢圆捎酶煞ㄎg刻，例如等離子體蝕刻，蝕刻氣體包括氯化硼、氯氣，和一些添加氣體如氮氣、氬氣。所述氯化硼和氯氣的流量范圍可為0～150立方厘米/分鐘(sccm)和50～200立方厘米/分鐘(sccm)，反應(yīng)室內(nèi)壓力可為5～20毫托(mTorr)，如15mTorr。需要說明的是，上述實施例僅用于更加清楚地說明本發(fā)明的實施方案，并不局限于上述數(shù)值范圍和制備方法。

繼續(xù)對所述硬掩膜層407進行蝕刻，所述蝕刻為過蝕刻/終點蝕刻(OE)，以使所述硬掩膜層407覆蓋所述POMS區(qū)域露出所述NMOS區(qū)域，具體的， 對所述硬掩膜層407中的開口進行終點蝕刻，以使所述硬掩膜層407作為掩膜去除所述NMOS區(qū)域中的NMOS虛擬柵極?？梢赃x擇本領(lǐng)域常用的終點蝕刻方法，在此不再贅述。

接著，執(zhí)行步驟503，根據(jù)圖案化的所述硬掩膜層蝕刻去除所述NMOS區(qū)域中的NMOS虛擬柵極，所述蝕刻包括主蝕刻和終點蝕刻。

如圖4C所示，根據(jù)圖案化的所述硬掩膜層407蝕刻去除所述NMOS區(qū)域中的所述NMOS虛擬柵極402，在所述NMOS虛擬柵極402原有位置形成溝槽409，其中，所述蝕刻工藝包括多晶硅主蝕刻(PEB)和多晶硅終點蝕刻(POE)。具體的，根據(jù)圖案化的所述硬掩膜層407采用多晶硅主蝕刻工藝蝕刻所述NMOS虛擬柵極402，然后，繼續(xù)以圖案化的所述硬掩膜層407為掩膜采用多晶硅終點蝕刻剩余的所述NMOS虛擬柵402以形成溝槽409。需要說明的是，多晶硅主蝕刻(PEB)和多晶硅終點蝕刻(POE)工藝為本領(lǐng)域的常規(guī)技術(shù)手段，可以根據(jù)需要選擇選擇本領(lǐng)域常用的蝕刻方法和蝕刻檢測手段。

在本發(fā)明一具體實施例中，所述多晶硅主蝕刻(PEB)和多晶硅終點蝕刻(POE)可以采用干法蝕刻，例如反應(yīng)離子蝕刻、離子束蝕刻、等離子蝕刻、激光燒蝕或者這些方法的任意組合。可以使用單一的蝕刻方法，或者也可以使用多于一個的蝕刻方法。最好通過一個或者多個RIE步驟進行干法蝕刻。通常采用蝕刻氣體包括NF₃、HBr、Cl₂、CH₂F₂、O₂的一種或者幾種氣體，和一些添加氣體如氮氣、氬氣。所述蝕刻氣體的流量范圍可為0～150立方厘米/分鐘(sccm)，反應(yīng)室內(nèi)壓力可為3～50毫托(mTorr)，在射頻功率為600W～1500W的條件下進行等離子體蝕刻。需要說明的是，上述實施例僅用于更加清楚地說明本發(fā)明的實施方案，并不局限于上述數(shù)值范圍和制備方法，本領(lǐng)域技術(shù)人員可以根據(jù)制備器件的需要選擇本領(lǐng)域常用的其他方法，在此不詳細贅述。

示例性地，所述多晶硅主蝕刻工藝的執(zhí)行時間為15s至25s，所述多晶硅終點蝕刻工藝的執(zhí)行時間為10s至20s，所述蝕刻氣體包括NF₃和H₂，其中，基于NF₃和H₂的蝕刻劑用于減少聚合物，在基于NF₃和H₂的混合氣體中NF3氣體的流量較小，H₂氣體的流量較大。

接著，執(zhí)行步驟504，執(zhí)行蝕刻后處理工藝(PET)以去除所述NMOS區(qū)域中溝槽的聚合物。

如圖4D所示，執(zhí)行蝕刻后處理工藝以去除殘留在所述溝槽409中的聚合物。所述蝕刻后處理工藝使用的氣體包括CF₄、H₂、N₂等適合的氣體中的一種或者幾種，作為優(yōu)選，在另一高溫腔室內(nèi)采用基于CF₄、H₂和N₂的混合氣體清除反應(yīng)產(chǎn)物。

在本發(fā)明一具體實施例中，所述蝕刻后處理工藝為脈沖等離子體處理的方法，向蝕刻反應(yīng)腔內(nèi)通入基于CF₄、N₂和H₂的混合氣體進行處理。其中，CF₄氣體和N₂氣體的比例非常重要，CF₄氣體和N₂氣體的比例范圍為100:1～10:1，優(yōu)選的氣體比例為50:1，并且，CF₄氣體的流量小于在100立方厘米/分鐘(sccm)，所述蝕刻后處理工藝的時間范圍為10s～20s之間，所用的功率為400W～800W，反應(yīng)室內(nèi)壓力可為50毫托(mTorr)～200毫托(mTorr)。需要說明的是，上述實施例僅用于更加清楚地說明本發(fā)明的實施方案，并不局限于上述數(shù)值范圍和制備方法，本領(lǐng)域技術(shù)人員可以根據(jù)制備器件的需要選擇本領(lǐng)域常用的其他方法，在此不詳細贅述。

需要說明的是在本發(fā)明所述方法中多次涉及蝕刻步驟，所述蝕刻步驟可以選擇本領(lǐng)域常用方法干法蝕刻，并沒有嚴格限制，本領(lǐng)域技術(shù)人員可以根據(jù)需要進行干法蝕刻選擇，其中優(yōu)選脈沖等離子體蝕刻。

實施例三

本發(fā)明還提供了一種半導(dǎo)體器件，所述半導(dǎo)體器件通過實施例一和實施例二中的所述方法制備得到，通過所述方法制備到的半導(dǎo)體器件避免了層間介電層的損傷和凝聚缺陷的發(fā)生，提高了器件的一致性和確保了器件的穩(wěn)定性，進一步提高了半導(dǎo)體器件的性能和良率。

實施例四

本發(fā)明另外還提供一種電子裝置，其包括前述的半導(dǎo)體器件。或其包括采用實施例一和實施例二中的所述方法制作獲得的半導(dǎo)體器件。

由于包括的半導(dǎo)體器件具有更高的性能，該電子裝置同樣具有上述優(yōu)點。

所述電子裝置可以是手機、平板電腦、筆記本電腦、上網(wǎng)本、游戲機、電視機、VCD、DVD、導(dǎo)航儀、照相機、攝像機、錄音筆、MP3、MP4、PSP等任何電子產(chǎn)品或設(shè)備，也可以是任何包括所述半導(dǎo)體器件的中間產(chǎn)品。所述電子裝置，由于使用了所述半導(dǎo)體器件，因而具有更好的性能。

本發(fā)明已經(jīng)通過上述實施例進行了說明，但應(yīng)當(dāng)理解的是，上述實施 例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實施例范圍內(nèi)。此外本領(lǐng)域技術(shù)人員可以理解的是，本發(fā)明并不局限于上述實施例，根據(jù)本發(fā)明的教導(dǎo)還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護的范圍以內(nèi)。本發(fā)明的保護范圍由附屬的權(quán)利要求書及其等效范圍所界定。