本發(fā)明涉及半導體技術領域，特別是涉及一種掩模板圖形結構及半導體芯片的制作方法。

背景技術：

MPW(Multi-Project Wafer，多項目晶圓)就是將多個具有相同工藝的集成電路設計放在同一圓片上流片，按面積分擔流片費用，以減少開發(fā)成本和新產(chǎn)品開發(fā)風險，降低中小集成電路設計企業(yè)在起步時的門檻，避免單次實驗流片造成的資源嚴重浪費。

MPW在由代加工線制成掩模版后進行芯片制造后，需要進行晶片減薄、劃片(切割)、測試。

目前主流的切割方式是電鋸切割(die saw)，即采用電鋸沿每個芯片(chip)的切割道切開，這種方法優(yōu)點是成本低，然而由于機械應力作用，碎片(chipping)的概率比較高，并且金屬層對電鋸損壞比較嚴重。于是業(yè)界又引入了另一種切割方式，即，激光(laser)劃片+電鋸切割(die saw)。具體的說，是先用laser將金屬層劃開，然后用電鋸切割。這種方法的優(yōu)點是明顯降低碎片概率，延長電鋸壽命。但是，對于MPW的芯片切割來說，其每個芯片的大小不一致，而電鋸無法轉彎，這就導致切割一個芯片的同時會破壞其他芯片。上述這兩種切割方法所帶來的最明顯問題就是浪費晶圓，通常一片晶圓只能供少數(shù)幾家客戶使用。

基于此，深反應離子蝕刻(Deep Reactive Ion Etch，DRIE)技術被封裝切割領域所關注，這一技術可以用于代替激光或電鋸進行劃片。然而，發(fā)明人發(fā)現(xiàn)，DRIE切割技術要求切割道不能有任何圖形和金屬，無法放置制程檢測標記和測試鍵的圖形，因此無法進行有效推廣。

技術實現(xiàn)要素：

本發(fā)明的目的在于提供一種掩模板圖形結構及半導體芯片的制作方法，降低封裝切割時對電鋸的磨損，并盡可能的減少對芯片的浪費。

為解決上述技術問題，本發(fā)明提供一種掩模板圖形結構，包括：

多個芯片單元圖形，相鄰芯片單元圖形之間由切割道圖形隔離，所述切割道圖形包括刻蝕帶圖形及設置于所述刻蝕帶圖形兩側的空置區(qū)域，所述刻蝕帶圖形及所述空置區(qū)域沿所述切割道圖形的寬度方向排列；

多個制程檢測區(qū)域，設置于至少一個芯片單元圖形周圍；以及

測試鍵區(qū)域，設置于所述芯片單元圖形中。

可選的，對于所述的掩模板圖形結構，所述芯片單元圖形呈矩形，所述刻蝕帶圖形的寬度為10-100μm。

可選的，對于所述的掩模板圖形結構，所述空置區(qū)域設置有至少一個空置圖形。

可選的，對于所述的掩模板圖形結構，所述制程檢測區(qū)域設置有套刻對準標記圖形和關鍵尺寸對比條圖形。

可選的，對于所述的掩模板圖形結構，所述掩模板圖形結構整體呈矩形，所述多個制程檢測區(qū)域分列于所述掩模板圖形結構的四角邊緣處及中央位置的兩個相鄰芯片單元圖形之間。

可選的，對于所述的掩模板圖形結構，所述制程檢測區(qū)域呈矩形，所述制程檢測區(qū)域的面積為10μm²-10mm²。

可選的，對于所述的掩模板圖形結構，所述測試鍵區(qū)域設置有至少一個測試鍵圖形以及圍繞所述至少一個測試鍵圖形的空置圖形。

可選的，對于所述的掩模板圖形結構，所述測試鍵區(qū)域呈矩形，所述測試鍵區(qū)域的面積為10μm²-10mm²。

相應的，本發(fā)明還提供一種半導體芯片的制作方法，包括：

提供一襯底；

依據(jù)如上所述的掩模板圖形結構在所述襯底的正面進行制程，在所述襯底上形成多個芯片單元；

在所述刻蝕帶處進行深反應離子刻蝕，刻蝕至襯底中的部分厚度，形成隔離所述多個芯片單元的溝槽；

對所述襯底的背面進行減薄至所述溝槽的底部，分離出每個芯片單元。

可選的，對于所述的半導體芯片的制作方法，所述深反應離子刻蝕采用氟基氣體。

本發(fā)明提供的掩模板圖形結構及半導體芯片的制作方法，設置的切割道圖形包括刻蝕帶圖形及設置于刻蝕帶圖形兩側的空置區(qū)域，所述刻蝕帶圖形及空置區(qū)域沿切割道圖形的寬度方向排列；同時設置多個制程檢測區(qū)域，設置于至少一個芯片單元圖形周圍；以及測試鍵區(qū)域，設置于所述芯片單元圖形中。與現(xiàn)有技術相比，將制程檢測標記及測試鍵從切割道圖形中移除，從而能夠利用DRIE技術進行芯片的切割，就基本上省去了常規(guī)的電鋸切割，這就降低甚至避免了封裝切割對電鋸的磨損，并且也避免了電鋸對芯片產(chǎn)生的應力破壞，減少了浪費。此外，單獨設置的制程檢測區(qū)域和測試鍵區(qū)域，依然能夠確保對制程過程相應工藝的檢測和電性能的測試。

附圖說明

圖1為本發(fā)明一實施例中掩模板圖形結構的示意圖；

圖2為圖1中虛線框A的局部放大示意圖；

圖3為本發(fā)明一實施例中切割道的示意圖

圖4為本發(fā)明一實施例中制程檢測區(qū)域的示意圖；

圖5為本發(fā)明一實施例中測試鍵區(qū)域的示意圖。

具體實施方式

下面將結合示意圖對本發(fā)明的掩模板圖形結構及半導體芯片的制作方法進行更詳細的描述，其中表示了本發(fā)明的優(yōu)選實施例，應該理解本領域技術人員可以修改在此描述的本發(fā)明，而仍然實現(xiàn)本發(fā)明的有利效果。因此，下列描述應當被理解為對于本領域技術人員的廣泛知道，而并不作為對本發(fā)明的限制。

在下列段落中參照附圖以舉例方式更具體地描述本發(fā)明。根據(jù)下面說明和權利要求書，本發(fā)明的優(yōu)點和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非精準的比例，僅用以方便、明晰地輔助說明本發(fā)明實施例的目的。

發(fā)明人深入研究后發(fā)現(xiàn)，現(xiàn)有技術中不能將DRIE技術成功的運用到封裝工藝過程中，主要是因為現(xiàn)有半導體芯片的切割道是具有電性功能測試之類的作用，因而在切割道上具備相關圖形和金屬，但是這不符合DRIE技術的需求。而若使得現(xiàn)有技術中的切割道不具備圖形，則會影響周邊圖形的分辨率和環(huán)境要求，并且不會通過設計規(guī)格檢查(DRC)和可制造性檢查(DFM)。因此，發(fā)明人將現(xiàn)有技術中的切割道進行改進，使得切割道包括刻蝕帶及位于刻蝕帶兩側的空置區(qū)域，所述刻蝕帶及空置區(qū)域沿切割道的寬度方向排列，并專門設計制程檢測區(qū)域和測試鍵區(qū)域，滿足了DRIE技術的需求。

基于此，本發(fā)明提供一種掩模板圖形結構，請參考圖1-圖5，其中圖1為本發(fā)明中的掩模板圖形結構的示意圖；圖2-圖5為本發(fā)明中的掩模板圖形結構的部分區(qū)域的示意圖。

如圖1所示，本發(fā)明的掩模板圖形結構(layout)1，包括：多個芯片單元圖形10，芯片單元圖形10分布在整個掩模板圖形結構1中，且數(shù)量通常是較多。當然，圖1中僅是示意性的展示了芯片單元圖形10的分布情況，并不用于限定芯片單元圖形10的分布。相鄰芯片單元圖形10之間均由切割道圖形11隔離，依據(jù)芯片單元圖形10的大小，切割道圖形11可以有著不同的形狀和尺寸?？梢越Y合圖2，通常情況下芯片單元圖形10都是矩形結構，切割道圖形11則為長條形。在掩模板圖形結構1中還包括制程檢測區(qū)域12以及測試鍵區(qū)域13。

請參考圖3，在本發(fā)明中，所述切割道圖形11包括刻蝕帶圖形111及位于刻蝕帶圖形111兩側的空置區(qū)域112，所述刻蝕帶圖形111及空置區(qū)域112沿切割道圖形11的寬度方向排列。所述刻蝕帶圖形111的寬度可以為10-100μm，當然，這一寬度是依據(jù)切割道圖形11的總寬度來變動，例如，對于寬度為60-80μm的切割道圖形11，刻蝕帶圖形111的寬度則可以為20-50μm，兩側預留出的間距則作為空置區(qū)域112，并在空置區(qū)域112中填充空置圖形(dummy)，空置圖形的選擇應與對應制程相匹配，以滿足DRC和DFM的要求。所述刻蝕帶圖形111在設計上設定為暗色調(diào)(dark tone)，具體而言，對光刻過程即為覆蓋光阻，防止后道工藝中的金屬進入。在本發(fā)明中，由于刻蝕帶圖形111中不存在功能性的圖形(如測量標記、測試鍵等)，因此，可以用于進行DRIE過程，從而使得利用DRIE技術進行切割得以實現(xiàn)。

請接著參考圖4，圖4中示意性的示出了制程檢測區(qū)域(Frame Chip)12的俯視圖，其中虛線表示為制程檢測區(qū)域12的邊界，制程檢測區(qū)域12中設置有檢測制程精度等的標記，例如在制程檢測區(qū)域12中集成有套刻對準標記圖形(OVL mark)121、關鍵尺寸對比條圖形(CD bar)122等。如圖1所示，所述制程檢測區(qū)域12布置在呈矩形的掩模板圖形結構1的四角邊緣處，以及中央共計5個。當然，這樣的布置是基于便于OVL的測量等因素的考量，并非是限定了制程檢測區(qū)域12的布置數(shù)量及分布。其中，在四角邊緣處的制程檢測區(qū)域12可以是位于一個或多個芯片單元圖形10的周圍，而在中央的制程檢測區(qū)域12則可以是占據(jù)中央至少一個芯片單元圖形10或者相鄰芯片單元圖形10之間的區(qū)域。需要說明的是，在圖1所示的實施例中表示制程檢測區(qū)域12的填充框是為了突出顯示，而不是占據(jù)了芯片單元圖形10的一部分。

結合圖1可知，本實施例中，所述制程檢測區(qū)域12呈矩形，面積可以為10μm²-10mm²。制程檢測區(qū)域12可以具備常規(guī)切割道圖形的尺寸，例如，寬度在80μm左右，長度在6000μm左右。

接著，請參考圖5，圖5示意性的示出了測試鍵區(qū)域(Test Key Chip)13的俯視圖，所述測試鍵區(qū)域13可以占據(jù)芯片單元圖形10的位置中，如圖4所示，測試鍵區(qū)域包括至少一個測試鍵圖形131，考慮到測試鍵圖形131用于制程檢測和電性檢測，因此其數(shù)量通常為多個，這可以依據(jù)實際測試鍵圖形131的規(guī)格和數(shù)量進行分配，分配于至少一個芯片單元圖形10中，例如在本實施例中設置了4個芯片單元圖形10來進行測試鍵131的分配，即這4個芯片單元圖形10皆作為了測試鍵區(qū)域13。在每個測試鍵區(qū)域13中，在測試鍵圖形131的周圍區(qū)域132則利用空置圖形(dummy)進行填充，以滿足DRC和DFM要求。

較佳的，所述測試鍵區(qū)域13呈矩形，面積為10μm²-10mm²。

可見，在本發(fā)明中，切割道圖形11中包括刻蝕帶圖形111及位于刻蝕帶圖形111兩側的空置區(qū)域112，將切割道圖形11空出，而且單獨設置制程檢測區(qū)域12和測試鍵區(qū)域13，在不影響制程過程的檢測和測試鍵的使用的情況下，使得DRIE工藝能夠實施。

接下來，本發(fā)明提供一種半導體芯片的制作方法，包括：

首先，執(zhí)行步驟S101，提供襯底，依據(jù)本發(fā)明所述的掩模板圖形結構在所 述襯底的正面進行制程，在所述襯底上形成多個芯片單元；由于掩模板圖形結構會轉印至襯底中，因此，相鄰芯片單元之間由切割道隔離，所述切割道包括刻蝕帶及位于刻蝕帶兩側的空置區(qū)域；

接著，執(zhí)行步驟S102，在所述刻蝕帶處進行深反應離子刻蝕，刻蝕至襯底中的部分厚度，形成隔離所述多個芯片單元的溝槽；所述深反應離子刻蝕包括采用氟基氣體進行轟擊，具體刻蝕參數(shù)及刻蝕深度則可以依據(jù)實際需要而靈活設定。

之后，執(zhí)行步驟S103，對所述襯底的背面進行減薄至所述溝槽的底部，分離出每個芯片單元。

具體的，在進行背面減薄之前，可以先用膠帶(BG tape)在襯底的正面固定住每個芯片單元，待背面減薄完成后，將該膠帶去除即可。

由此，DRIE技術運用至芯片單元的切割中，減少甚至避免了電鋸的使用，實現(xiàn)了既能夠降低甚至避免封裝切割時對電鋸的磨損，又盡可能的減少了對芯片的浪費。

本發(fā)明至少可以運用在MPW產(chǎn)品的生產(chǎn)過程中，可涵蓋技術節(jié)點范圍廣泛，自0.35μm至28nm，乃至更先進的技術節(jié)點，都能夠適用，因此，有著很好的商業(yè)適用性。

顯然，本領域的技術人員可以對本發(fā)明進行各種改動和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權利要求及其等同技術的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。