本發(fā)明涉及半導體領(lǐng)域，特別涉及一種MIM電容結(jié)構(gòu)。

背景技術(shù)：

金屬-絕緣體-金屬電容(Metal-Insulator-Metal，MIM)結(jié)構(gòu)是現(xiàn)有集成電路中常見的電容結(jié)構(gòu)，由于其能夠降低寄生電阻值，進而提高元件共振頻率，因此常用于高頻器件中。

隨著對模擬精度的要求不斷提高，MIM電容結(jié)構(gòu)的穩(wěn)定性已成為集成電路設(shè)計的重要問題。

但是現(xiàn)有技術(shù)中MIM電容結(jié)構(gòu)的穩(wěn)定性通常較差，主要體現(xiàn)在工作一段時間后，MIM電容結(jié)構(gòu)的電容值發(fā)生變化，使得MIM電容結(jié)構(gòu)所在的集成電路性能變差。

因此，如何能提高MIM電容結(jié)構(gòu)的穩(wěn)定性，進而提高MIM電容結(jié)構(gòu)所在集成電路的性能，成為本領(lǐng)域技術(shù)人員亟待解決的問題。

技術(shù)實現(xiàn)要素：

本發(fā)明解決的問題是提供一種MIM電容結(jié)構(gòu)，提高MIM電容結(jié)構(gòu)的穩(wěn)定性，進而提高MIM電容結(jié)構(gòu)所在集成電路的性能。

為解決上述問題，本發(fā)明提供一種MIM電容結(jié)構(gòu)，包括：

介電層，所述介電層包括第一表面和與所述第一表面相對的第二表面；

位于所述第一表面上的第一電極，位于所述第二表面上的第二電極，所述第一電極、第二電極和位于所述第一電極和第二電極之間的介電層用于構(gòu)成功能電容；

位于所述第一表面上的第三電極、位于所述第二表面上的第四電極，所述第三電極、第四電極以及位于所述第三電極和第四電極之間的介電層用于構(gòu)成輔助電容；

所述第一、第二電極上加載有第一電壓，用于在所述介電層中形成第一電場；所述第三、第四電極上加載有第二電壓，用于在所述介電層中形成第二電場，所述第一電場與所述第二電場方向相反。

可選的，所述第一電極、介電層、第二電極形成于一襯底上。

可選的，所述第三電極和第一電極位于同層，所述第四電極和第二電極位于同層。

可選的，所述功能電容用于外接集成電路，所述功能電容的第一電極用于加載工作電位，第二電極與所述外接集成電路相連；

所述MIM電容結(jié)構(gòu)還包括一控制開關(guān)，包括控制端、第一端與第二端，所述控制端用于在接收到控制信號時使第一端和第二端導通，控制端和第一端用于加載所述工作電位，加載于所述控制端的工作電位為所述控制開關(guān)的控制信號；

所述輔助電容的第三電極與所述第二端相連，第四電極用于加載基準電位?？蛇x的，所述控制開關(guān)為晶體管，所述控制端為所述晶體管的柵極，所述第一端為所述晶體管的源極；所述第二端為所述晶體管的漏極。

可選的，所述晶體管為NMOS。

可選的，所述第三電極包括多個獨立的第三子電極，所述第四電極包括多個獨立的第四子電極，所述輔助電容包括多個由所述第三子電極、所述介電層和與所述第三子電極對應的第四子電極組成的子電容。

可選的，所述多個子電容呈陣列式排布。

可選的，所述多個子電容圍繞所述功能電容排布。

可選的，所述第三電極和第四電極之間的相對面積大于所述第一電極和第二電極之間的相對面積。

可選的，所述第一電極和第三電極為同層金屬，所述第二電極和第四電極為同層金屬。

與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點：由于在所述功能電容和輔助電容工作時，所述輔助電容在所述介電層上形成的第二電場與所述 功能電容在所述介電層上形成的第一電場方向相反，能夠有效抑制所述介電層在同一方向的持續(xù)電壓作用下的電荷俘獲現(xiàn)象，進而使得所述功能電容在工作時間較長的情況下，功能電容的電容值不容易發(fā)生變化，提高了本發(fā)明MIM電容結(jié)構(gòu)的穩(wěn)定性，進而提高MIM電容結(jié)構(gòu)所在集成電路的性能。

附圖說明

圖1是現(xiàn)有技術(shù)一種MIM電容結(jié)構(gòu)的電容值隨時間變化的示意圖；

圖2是本發(fā)明MIM電容結(jié)構(gòu)一實施例的示意圖；

圖3是圖2所示MIM電容結(jié)構(gòu)在工作時電流流向的示意圖；

圖4是圖2所示MIM電容結(jié)構(gòu)的剖面結(jié)構(gòu)示意圖；

圖5是圖3所示MIM電容結(jié)構(gòu)的俯視結(jié)構(gòu)示意圖。

具體實施方式

如背景技術(shù)所述，現(xiàn)有技術(shù)中MIM電容結(jié)構(gòu)的穩(wěn)定性通常較差，主要體現(xiàn)在工作一段時間后，MIM電容結(jié)構(gòu)的電容值發(fā)生變化，使得MIM電容結(jié)構(gòu)所在的集成電路性能變差。

分析現(xiàn)有技術(shù)中MIM電容結(jié)構(gòu)的電容值發(fā)生變化的原因，圖1是現(xiàn)有技術(shù)一種MIM電容結(jié)構(gòu)的電容值隨時間變化的示意圖，其中橫坐標是時間，縱坐標是MIM電容結(jié)構(gòu)中實際電容值與設(shè)計電容值的變化程度，以(C-C₀)/C₀表示，C₀為這種MIM電容結(jié)構(gòu)的設(shè)計電容值，C為這種MIM電容結(jié)構(gòu)在施加電壓后的實際電容值。

圖線01表示所述MIM電容結(jié)構(gòu)上施加電壓，使得MIM電容結(jié)構(gòu)的電流值為1nA時，所述MIM電容結(jié)構(gòu)電容值的變化程度，可以看出在2000s內(nèi)，當MIM電容結(jié)構(gòu)持續(xù)施加電壓時，MIM電容結(jié)構(gòu)的電容值的變化程度隨施加電壓的持續(xù)而不斷增大。

圖線02表示所述MIM電容結(jié)構(gòu)上停止施加電壓后，使得MIM電容結(jié)構(gòu)的電流值為0nA時，所述MIM電容結(jié)構(gòu)電容值的變化程度，可以看出在2000s以后，當MIM電容結(jié)構(gòu)持續(xù)施加電壓時，MIM電容結(jié)構(gòu)的電容值的變化程度隨施加電壓的持續(xù)而不斷減小，逐漸接近設(shè)計電容值C₀。

MIM電容結(jié)構(gòu)的電容值發(fā)生變化的原因與MIM電容結(jié)構(gòu)的介電層有關(guān)，當對MIM電容結(jié)構(gòu)的兩極板持續(xù)的施加同一方向的電壓時，所述MIM電容結(jié)構(gòu)的介電層在電壓下會發(fā)生電荷俘獲現(xiàn)象，在介電層中的缺陷在靠近兩極板處會俘獲正電荷和負電荷，從而使介電層中產(chǎn)生與兩極板之間電壓方向相反的電場，使MIM電容結(jié)構(gòu)兩極板存儲電荷的能力變差，從而在宏觀上表現(xiàn)為MIM電容結(jié)構(gòu)的電容值C變小。

為了解決所述技術(shù)問題，本發(fā)明提供一種MIM電容結(jié)構(gòu)，包括：介電層，所述介電層包括第一表面和與所述第一表面相對的第二表面；位于所述第一表面上的第一電極，位于所述第二表面上的第二電極，所述第一電極、第二電極和位于所述第一電極和第二電極之間的介電層用于構(gòu)成功能電容；位于所述第一表面上的第三電極、位于所述第二表面上的第四電極，所述第三電極、第四電極以及位于所述第三電極和第四電極之間的介電層用于構(gòu)成輔助電容；

所述第一、第二電極上加載有第一電壓，用于在所述介電層中形成第一電場；所述第三、第四電極上加載有第二電壓，用于在所述介電層中形成第二電場，所述第一電場與所述第二電場方向相反。

由于在所述功能電容和輔助電容工作時，所述輔助電容在所述介電層上形成的第二電場與所述功能電容在所述介電層上形成的第一電場方向相反，能夠有效抑制所述介電層在同一方向的持續(xù)電場作用下的電荷俘獲現(xiàn)象，進而使得所述功能電容在工作時間較長的情況下，功能電容的電容值不容易發(fā)生變化，提高了本發(fā)明MIM電容結(jié)構(gòu)的穩(wěn)定性，進而提高MIM電容結(jié)構(gòu)所在集成電路的性能。

為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施例做詳細的說明。

參考圖2，示出了本發(fā)明MIM電容結(jié)構(gòu)一實施例的示意圖。本實施例MIM電容結(jié)構(gòu)包括：

介電層101，所述介電層101包括第一表面111和與所述第一表面111相對的第二表面112。

位于所述第一表面111上的第一電極102，位于所述第二表面112上的第二電極103，所述第一電極102、第二電極103和第一電極102和第二電極103之間的介電層101用于構(gòu)成功能電容。

位于所述第一表面111上的第三電極104、位于所述第二表面112上的第四電極105，所述第三電極104、第四電極105以及位于第三電極104和第四電極105之間的介電層101用于構(gòu)成輔助電容。

所述第一、第二電極上加載有第一電壓，用于在所述介電層101中形成第一電場，所述第三、第四電極上加載有第二電壓，用于在所述介電層101中形成第二電場，所述第一電場與所述第二電場在所述介電層101中方向相反。

在本實施例中，所述第一電極102用于在功能電容工作時接正電位，所述第二電極103用于在功能電容工作時接負電位。所述第三電極104用于在輔助電容工作時接負電位，所述第四電極105用于在輔助電容工作時接正電位。

繼續(xù)參考圖2，所述功能電容用于外接集成電路201，所述功能電容的第一電極102用于加載工作電位Vdd，第二電極103與所述外接集成電路201相連。所述MIM電容結(jié)構(gòu)還包括一控制開關(guān)205，為了標示清楚所述控制開關(guān)205的結(jié)構(gòu)，圖2中控制開關(guān)205采用電路圖形式表示，所述控制開關(guān)205包括：

控制端202、第一端203與第二端204，所述控制端202用于在接收到控制信號時使第一端203和第二端204導通，控制端202和第一端203用于加載所述工作電位Vdd，加載于所述控制端202的工作電位Vdd為所述控制開關(guān)205的控制信號；

所述輔助電容的第三電極104與所述第二端204相連，第四電極105用于加載基準電位Vss。

具體地，本實施例中，所述控制開關(guān)205為晶體管，所述第一端203為所述晶體管的源極；所述第二端204為所述晶體管的漏極。所述控制端202為所述晶體管的柵極。所述晶體管的柵極和源極用于加載工作電位Vdd，所述晶體管的漏極與所述第三電極104電連接。

本實施例中，所述晶體管為NMOS，但是本發(fā)明對所述晶體管的類型不做限制。在其他實施例中，所述晶體管還可以為現(xiàn)有技術(shù)的其他類型晶體管。

請參考圖3，示出了圖2所示MIM電容結(jié)構(gòu)在工作時電流流向的示意圖。所述功能電容用于外接集成電路201，當所述功能電容工作時，所述第一電極102上加載工作電位Vdd，所述第二電極103作為向外接集成電路201的輸出端，其電位低于工作電位Vdd，虛線301表示了電流從工作電位Vdd流向集成電路201，因此所述第一、第二電極上加載的第一電壓方向如虛線301所示，自第一電極102朝向第二電極103。

在對第一電極102加載工作電位Vdd的同時，所述晶體管的柵極也接入了工作電位Vdd，因此所述晶體管處于打開狀態(tài)，即所述控制開關(guān)205打開，所述第三電極104上加載工作電位Vdd，所述第四電極105上接入低于工作電位Vdd的基準電位Vss，虛線302表示了電流從工作電位Vdd流向基準電位Vss，因此，所述第三、第四電極上加載的第二電壓方向如虛線302所示，自第四電極105朝向第三電極104。

所述功能電容和輔助電容在工作時的電壓都施加在所述介電層101上，在本實施例中，由于所述功能電容和輔助電容共用同一所述介電層101，所述功能電容在工作時，所述第一電壓方向如虛線301所示。所述輔助電容在工作時，所述第二電壓方向如虛線302所示。因此所述介電層101受到兩個方向相反的電壓作用。

因此，所述第一電壓在所述介電層101中形成的電場與所述第二電壓在所述介電層101中形成的電場方向相反。

所述第一電極102和第二電極103之間的介電層101受加在功能電容上的第一電壓影響，在所述介電層101中形成的電場，并產(chǎn)生缺陷俘獲電荷的現(xiàn)象時，所述第三電極104和第四電極105之間的介電層101受加在輔助電容上的第二電壓影響，在所述介電層101中形成與上述電場方向相反的的電場，產(chǎn)生缺陷釋放電荷的現(xiàn)象從而在總體上減少了介電層101中的缺陷俘獲的電荷，并且減小了第一電壓在所述介電層101中形成的電場，能夠有效抑制所述介電層101在同一方向的持續(xù)電場作用下的電荷俘獲現(xiàn)象，進而使得所述功能電容在工作時間較長的情況下，功能電容的電容值不容易發(fā)生變化，提高了本發(fā)明MIM電容結(jié)構(gòu)的穩(wěn)定性，進而提高MIM電容結(jié)構(gòu)所在集成電路的性能。

需要說明的是，在本實施例中，所述MIM電容結(jié)構(gòu)還包括所述控制開關(guān)205，能夠使得功能電容工作時，所述輔助電容同步工作，進而使所述介電層101同時受到兩個方向相反的電壓，更容易平衡所述介電層101內(nèi)部的電場，從而更容易抑制所述介電層101在持續(xù)電壓作用下的電荷俘獲現(xiàn)象。

參考圖4，圖4是本實施例MIM電容結(jié)構(gòu)的剖面結(jié)構(gòu)示意圖。所述第一電極102、介電層101、第二電極103形成于一襯底100上。所述第三電極104和第一電極102為同層金屬，所述第四電極105和第二電極103為同層金屬。

需要說明的是，在本實施例中，所述襯底100的材料為硅。在其他實施例中，所述襯底100還可以為體硅襯底、體鍺襯底、鍺硅襯底、碳化硅襯底、絕緣體上硅襯底或絕緣體上鍺襯底等其他半導體襯底，或者包括至少一層層間介質(zhì)層的多層堆疊結(jié)構(gòu)，所述襯底100內(nèi)還可以形成有晶體管、二極管等半導體器件和金屬互連結(jié)構(gòu)，本發(fā)明對此不作限制。

結(jié)合參考圖4、圖5，圖5是本實施例MIM電容結(jié)構(gòu)的俯視結(jié)構(gòu)示意圖，為了圖示簡潔，圖5中未示出襯底100。

本實施例中，所述第四電極105包括多個獨立的第四子電極107，所述第三電極包括多個獨立的第三子電極(未標出)，所述輔助電容包括多個由所述第三子電極、所述介電層101和與所述第三子電極對應的第四子電極107組成的子電容。這樣的好處在于，可以在設(shè)計所述MIM電容結(jié)構(gòu)時，方便地調(diào)節(jié)所述子電容的數(shù)量和尺寸，從而調(diào)節(jié)所述功能電容和輔助電容的尺寸比例，進而方便地調(diào)節(jié)所述MIM電容結(jié)構(gòu)的性能。

在本實施例中，所述多個子電容陣列式排布，并且所述多個子電容圍繞所述功能電容排布。這樣的好處在于，所述輔助電容利用的部分介電層101包圍所述功能電容的部分介電層101，從而使介電層101在功能電容工作時，介電層101中電荷的分布較為均勻，有助于改善所述MIM電容結(jié)構(gòu)的性能。但是本發(fā)明對所述多個子電容的排列方式不做限制，在其他實施例中，所述子電容還可以分別位于所述功能電容兩側(cè)。

在本實施例中，所述第三電極104和第四電極105之間的相對面積大于所述第一電極102和第二電極103之間的相對面積。這樣的好處在于，所述輔助 電容上施加的電壓對介電層101的影響更大，更有利于抑制所述介電層101中缺陷俘獲電荷的現(xiàn)象，從而進一步改善所述MIM電容結(jié)構(gòu)的性能。

雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護范圍應當以權(quán)利要求所限定的范圍為準。