本發(fā)明涉及一種半導(dǎo)體器件制造方法，特別是涉及一種金屬柵極的平坦化方法。

背景技術(shù)：

隨著高K/金屬柵工程在45納米技術(shù)節(jié)點(diǎn)上的成功應(yīng)用,使其成為亞30納米以下技術(shù)節(jié)點(diǎn)不可缺少的關(guān)鍵模塊化工程。目前只有堅(jiān)持高K/后金屬柵(gate last)路線的英特爾公司在45納米和32納米量產(chǎn)上取得了成功。近年來緊隨IBM產(chǎn)業(yè)聯(lián)盟的三星、臺積電、英飛凌等業(yè)界巨頭也將之前開發(fā)的重點(diǎn)由高K/先金屬柵(gate first)轉(zhuǎn)向gate last工程。后柵工藝由于與當(dāng)前工藝兼容并且可以使用金屬柵極以避免高溫效應(yīng)，逐漸成為主流的MOS工藝。

具體的，后柵工藝是在襯底上形成多晶硅等材質(zhì)的偽柵極堆疊，沉積層間介質(zhì)層(ILD)3覆蓋襯底以及偽柵極堆疊，選擇性刻蝕去除偽柵極堆疊之后在ILD 3中留下柵極開口，隨后在柵極開口中沉積高k材料的柵極介質(zhì)層4、氮化物或金屬的功函數(shù)層5以及金屬的柵極導(dǎo)電層6以形成最終的柵極堆疊。

在上述柵極堆疊的填充過程中，由于沉積工藝的各向異性程度較低，因此各個(gè)子層基本上共形地沉積在柵極開口中，覆蓋了ILD的頂部。為了形成后續(xù)的源漏接觸以及各種布線，需要平坦化柵極堆疊重新露出ILD頂部。

然而，如圖6所示，現(xiàn)有技術(shù)的CMP等工藝直接應(yīng)用于柵極堆疊時(shí)，由于柵極開口自身的小尺寸以及沉積工藝的臺階覆蓋特性，最頂部的金屬層6自身較為疏松，特別是平坦化工藝的中央凹陷效應(yīng)，使得在平坦化過程中金屬層6容易被過度刻蝕而損傷，導(dǎo)致作為柵極接觸的金屬層6可能低于ILD 3的頂部、甚至是低于功函數(shù)層5或柵極介質(zhì)層4，由此造成器件性能降低乃至完全失效。

技術(shù)實(shí)現(xiàn)要素：

由上所述，本發(fā)明的目的在于克服上述技術(shù)困難，提出一種創(chuàng)新性的平坦化金屬柵極的方法，避免損傷金屬柵極。

為此，本發(fā)明一方面提供了一種半導(dǎo)體器件制造方法，包括：在襯底上的ILD中形成柵極開口；在柵極開口中以及ILD上形成柵極堆疊；回刻去除部分柵極堆疊，留下的柵極堆疊頂部高于ILD；在ILD上形成覆蓋層；平坦化覆蓋層和留下的柵極堆疊，直至暴露ILD。

其中，形成柵極開口之間進(jìn)一步包括，在襯底上形成偽柵極，在偽柵極和襯底上形成ILD，刻蝕去除偽柵極，在襯底上留下柵極開口。

其中，襯底上包括多個(gè)鰭片，柵極開口暴露每個(gè)鰭片。

其中，柵極堆疊包括柵極介質(zhì)層、功函數(shù)層、柵極導(dǎo)電層，柵極介質(zhì)層為高k材料，功函數(shù)層為金屬或金屬氮化物，柵極導(dǎo)電層為金屬。

其中，在ILD上形成覆蓋層的步驟進(jìn)一步包括：在ILD和留下的柵極堆疊上沉積覆蓋層，去除部分覆蓋層以暴露留下的柵極堆疊的頂部。

其中，留下的覆蓋層的厚度為留下的柵極堆疊在ILD上高度的一半。

其中，覆蓋層為以TEOS為原料的氧化硅。

其中，調(diào)整CMP工藝參數(shù)使得最終柵極堆疊與ILD頂部齊平。

其中，形成柵極開口之前進(jìn)一步包括在襯底中形成源漏區(qū)，并且在平坦化之后進(jìn)一步包括在ILD中形成源漏接觸塞。

其中，形成源漏接觸塞的步驟進(jìn)一步包括，刻蝕ILD形成接觸孔，在接觸孔中填充接觸金屬，在ILD上形成第二覆蓋層，平坦化第二覆蓋層和接觸金屬直至暴露ILD。

依照本發(fā)明的半導(dǎo)體制造方法，回刻露出部分柵極堆疊之后利用額外的覆蓋層保護(hù)柵極堆疊，避免了后續(xù)平坦化對金屬柵極的損傷，提高了器件的可靠性。

附圖說明

以下參照附圖來詳細(xì)說明本發(fā)明的技術(shù)方案，其中：

圖1至圖5為依照本發(fā)明的方法的剖視圖；

圖6為現(xiàn)有技術(shù)的剖視圖；以及

圖7為本發(fā)明方法的示意性流程圖。

具體實(shí)施方式

以下參照附圖并結(jié)合示意性的實(shí)施例來詳細(xì)說明本發(fā)明技術(shù)方案的特征及其技術(shù)效果，公開了避免損傷金屬柵極的平坦化金屬柵極的方法。需要指出的是，類似的附圖標(biāo)記表示類似的結(jié)構(gòu)，本申請中所用的術(shù)語“第一”、“第二”、“上”、“下”等等可用于修飾各種器件結(jié)構(gòu)或制造工序。這些修飾除非特別說明并非暗示所修飾器件結(jié)構(gòu)或制造工序的空間、次序或?qū)蛹夑P(guān)系。

如圖7和圖1所示，在ILD中的柵極開口中填充柵極堆疊。

提供襯底1S，其材質(zhì)可以包括體硅(bulk Si)、體鍺(bulk Ge)、絕緣體上硅(SOI)、絕緣體上鍺(GeOI)或者是其他化合物半導(dǎo)體襯底，例如SiGe、SiC、GaN、GaAs、InP等等，以及這些物質(zhì)的組合。為了與現(xiàn)有的IC制造工藝兼容，襯底1S優(yōu)選地為含硅材質(zhì)的襯底，例如Si、SOI、SiGe、Si:C等。在本發(fā)明一個(gè)優(yōu)選實(shí)施例中，為了形成FinFET器件，對襯底1S進(jìn)行圖形化，例如利用硬掩模進(jìn)行選擇性刻蝕或者選擇性外延生長，在襯底1S上形成多個(gè)鰭片結(jié)構(gòu)1F(圖中僅示出一個(gè))，用作后續(xù)器件的有源區(qū)。任選地，在襯底1S/鰭片1F上通過熱氧化、LPCVD、PECVD等工藝形成氧化物例如氧化硅的襯墊層2，用于在后續(xù)工藝中保護(hù)襯底表面以降低界面缺陷密度。

在襯底1S/鰭片1F上形成偽柵極(未示出)，其材質(zhì)通常為非晶硅、非晶鍺、非晶碳(例如DLC)、多晶硅、無定形碳氮、多晶硼氮、非晶氟化氫化碳、非晶氟化碳、氟化四面體碳及其任意組合，沉積工藝為PECVD、LPCVD、蒸發(fā)、濺射等。以偽柵極為掩模，對襯底1S/鰭片1F進(jìn)行摻雜離子注入，形成源漏區(qū)(圖中未示出，沿垂直紙面方向分布在鰭片1F中)。隨后在整個(gè)晶片上，也即襯底1S、鰭片1F以及任選的襯墊層2上形成層間介質(zhì)層(ILD)3，其材質(zhì)例如氧化硅、或低k材料，形成工藝為LPCVD、PECVD、絲網(wǎng)印刷、壓印、噴涂、旋涂等。低k材料包括但不限于有機(jī)低k材料(例如含芳基或者多元環(huán)的有機(jī)聚合物)、無機(jī)低k材料(例如無定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔 SiOCH、摻C二氧化硅、摻F多孔無定形碳、多孔金剛石、多孔有機(jī)聚合物)。選擇性刻蝕去除偽柵極(例如TMAH濕法工藝針對Si材料的偽柵極，或者氧等離子干法刻蝕針對非晶碳材料的偽柵極)，在ILD 3中形成暴露襯底1S/鰭片1F的柵極開口(未示出)。

接著，在柵極開口中依次共形沉積柵極介質(zhì)層4、功函數(shù)層5、以及柵極導(dǎo)電層6，填充覆蓋了柵極開口的側(cè)壁和底部。沉積工藝包括但不限于，LPCVD、PECVD、MOCVD、UHVCVD、HDPCVD、MBE、ALD、蒸發(fā)、濺射等及其任意組合。柵極介質(zhì)層4優(yōu)選高k材料，包括但不限于，包括選自HfO₂、HfSiO_x、HfSiON、HfAlO_x、HfTaO_x、HfLaO_x、HfAlSiO_x、HfLaSiO_x的鉿基材料(其中，各材料依照多元金屬組分配比以及化學(xué)價(jià)不同，氧原子含量x可合理調(diào)整，例如可為1～6且不限于整數(shù))，或是包括選自ZrO₂、La₂O₃、LaAlO₃、TiO₂、Y₂O₃的稀土基高K介質(zhì)材料，或是包括Al₂O₃，以其上述材料的復(fù)合層。功函數(shù)層5通常為金屬M(fèi)或金屬氮化物，金屬氮化物具體包括M_xN_y、M_xSi_yN_z、M_xAl_yN_z、M_aAl_xSi_yN_z，其中M為Ta、Ti、Hf、Zr、Mo、W或其它元素，還可摻雜有C、F、N、O、B、P、As等元素以進(jìn)一步調(diào)節(jié)功函數(shù)。柵極導(dǎo)電層6為金屬，選自Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金屬單質(zhì)、或這些金屬的合金以及這些金屬的氮化物，此外還可以包括頂部的金屬硅化物(未示出)以進(jìn)一步減小接觸電阻。此時(shí)，如圖1所示，柵極堆疊4/5/6覆蓋了ILD 3的頂部。

如圖7和圖2所示，回刻(etch-back)柵極堆疊以暴露ILD 3頂部。例如采用氟基氣體(F₂、HF、C_xF_yH_z等)等離子體干法刻蝕或反應(yīng)離子刻蝕(RIE)，優(yōu)選各向異性程度較高的干法刻蝕工藝，回刻柵極堆疊，通過調(diào)整刻蝕氣體配比、流速、反應(yīng)腔壓力溫度等工藝參數(shù)而控制刻蝕速度，使得刻蝕基本上或恰好停止在ILD 3的頂面上。也即，去除有源區(qū)之外區(qū)域ILD 3上方的部分柵極堆疊，僅在原柵極開口、現(xiàn)在的有源區(qū)或鰭片1F上方保留部分柵極堆疊。保留的柵極堆疊頂部高度高于ILD 3頂部高度。

如圖7和圖3所示，在整個(gè)器件上形成覆蓋層7。形成工藝?yán)鏛PCVD、PECVD、HDPCVD、熱氧化、熱分解等等，覆蓋層7材質(zhì)例如為氧化硅、氮化硅、氮氧化硅。在本發(fā)明一個(gè)優(yōu)選實(shí)施例中，覆蓋層7材質(zhì)為采用正硅酸四乙酯(TEOS)作為原料、利用LPCVD或PECVD工藝制備的氧化硅，如此可以提高薄膜的保形性、提高臺階覆蓋率和間隙填充性，從而使得覆蓋層7能完全保護(hù)裸露的部分柵 極堆疊的頂部以及特別是側(cè)面，避免后續(xù)過程中對柵極堆疊的過度刻蝕。并且額外地，TEOS工藝氧化硅的覆蓋層7與下方低k材料的ILD3相比更致密，由此有助于調(diào)整平坦化工藝中不同區(qū)域之間的處理速度，提高整體的平坦化程度。在本發(fā)明其他優(yōu)選實(shí)施例中，覆蓋層7為致密程度較高的氮化硅，以提高抗刻蝕性能，提高對柵極堆疊的保護(hù)效果。如圖3所示，覆蓋層7基本上與柵極堆疊結(jié)構(gòu)共形，也即在柵極堆疊上方的覆蓋層7的頂部高于在ILD 3上方的覆蓋層7的頂部，從而具有凸起。

如圖7和圖4所示，去除部分覆蓋層7，重新露出部分柵極堆疊。在本發(fā)明一個(gè)優(yōu)選實(shí)施例中，采用各向異性程度較高的刻蝕工藝，例如碳氟基等離子干法刻蝕，刻蝕去除柵極堆疊結(jié)構(gòu)頂部的部分覆蓋層7，重新露出柵極堆疊。此外，還可以采用CMP平坦化工藝，直接處理覆蓋層7，此時(shí)調(diào)整CMP處理液中氧化硅或氧化鈰研磨顆粒的粒徑大小以及濃度從而控制CMP選擇性，使得CMP對于覆蓋層7的處理速度要大于對金屬層6的速度。在本發(fā)明一個(gè)優(yōu)選實(shí)施例中，保留的覆蓋層7的厚度約為柵極導(dǎo)電層6在ILD 3頂部上高度的一半，由此便于控制柵極堆疊的后續(xù)CMP停止點(diǎn)。

如圖7和圖5所示，執(zhí)行平坦化工藝，使得柵極堆疊頂部最終與ILD 3頂部齊平。在CMP工藝過程中，調(diào)整研磨顆粒的粒徑大小和濃度，使得平坦化過程中柵極堆疊所在的中央部分與ILD 3所在的邊緣部分的平坦化速度接近一致。由于覆蓋層7的保護(hù)以及厚度控制，使得CMP停止時(shí)，金屬導(dǎo)電層6的頂部能夠基本上或者完全與ILD 3頂部齊平，換言之，兩者高度差小于等于5nm，優(yōu)選地金屬導(dǎo)電層6自身的高度差(沿或垂直鰭片1F方向上各個(gè)點(diǎn)之間的高度差值)小于等于1nm。

此后，可以在ILD 3中刻蝕形成源漏接觸孔并填充金屬形成接觸塞，完成MOSFET的器件制造。優(yōu)選地，源漏接觸孔中填充金屬之后也參照圖2至圖5所示，先刻蝕保留頂部的部分源漏接觸，然后沉積覆蓋層完全覆蓋ILD與部分源漏接觸，接著去除部分覆蓋層而露出部分源漏接觸，最后CMP平坦化直至與ILD 3頂部齊平。

依照本發(fā)明的半導(dǎo)體制造方法，回刻露出部分柵極堆疊之后利用額外的覆蓋層保護(hù)柵極堆疊，避免了后續(xù)平坦化對金屬柵極的損傷，提高了器件的可靠性。

盡管已參照一個(gè)或多個(gè)示例性實(shí)施例說明本發(fā)明，本領(lǐng)域技術(shù)人員可以知曉無需脫離本發(fā)明范圍而對器件結(jié)構(gòu)或方法流程做出各種 合適的改變和等價(jià)方式。此外，由所公開的教導(dǎo)可做出許多可能適于特定情形或材料的修改而不脫離本發(fā)明范圍。因此，本發(fā)明的目的不在于限定在作為用于實(shí)現(xiàn)本發(fā)明的最佳實(shí)施方式而公開的特定實(shí)施例，而所公開的器件結(jié)構(gòu)及其制造方法將包括落入本發(fā)明范圍內(nèi)的所有實(shí)施例。