本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，特別涉及一種半導(dǎo)體結(jié)構(gòu)的形成方法。

背景技術(shù)：

隨著半導(dǎo)體制造技術(shù)的飛速發(fā)展，半導(dǎo)體器件朝著更高的元件密度，以及更高的集成度的方向發(fā)展。晶體管作為最基本的半導(dǎo)體器件目前正被廣泛應(yīng)用，因此隨著半導(dǎo)體器件的元件密度和集成度的提高，平面晶體管的柵極尺寸也越來越短，傳統(tǒng)的平面晶體管對溝道電流的控制能力變?nèi)?，產(chǎn)生短溝道效應(yīng)，產(chǎn)生漏電流，最終影響半導(dǎo)體器件的電學(xué)性能。

為了克服晶體管的短溝道效應(yīng)，抑制漏電流，現(xiàn)有技術(shù)提出了鰭式場效應(yīng)晶體管(Fin FET)，鰭式場效應(yīng)晶體管是一種常見的多柵器件。鰭式場效應(yīng)晶體管的結(jié)構(gòu)包括：位于半導(dǎo)體基底表面的鰭部和介質(zhì)層，所述介質(zhì)層覆蓋部分所述鰭部的側(cè)壁，且介質(zhì)層表面低于鰭部頂部；位于介質(zhì)層表面、以及鰭部的頂部和側(cè)壁表面的柵極結(jié)構(gòu)；位于所述柵極結(jié)構(gòu)兩側(cè)的鰭部內(nèi)的源區(qū)和漏區(qū)。

然而，隨著半導(dǎo)體器件的尺寸不斷縮小，鰭式場效應(yīng)晶體管的制造工藝受到了挑戰(zhàn)，難以保證鰭式場效應(yīng)晶體管的性能穩(wěn)定。

技術(shù)實現(xiàn)要素：

本發(fā)明解決的問題是提供一種半導(dǎo)體結(jié)構(gòu)的形成方法，以改善半導(dǎo)體結(jié)構(gòu)構(gòu)成的半導(dǎo)體器件的可靠性。

為解決上述問題，本發(fā)明提供一種半導(dǎo)體結(jié)構(gòu)的形成方法，包括：

提供基底，所述基底包括相鄰的NMOS區(qū)域和PMOS區(qū)域；

向所述NMOS區(qū)域的基底內(nèi)注入第一防穿通離子，在所述NMOS區(qū)域的基底內(nèi)形成第一注入層；

刻蝕所述基底形成多個鰭部，包括位于NMOS區(qū)域的第一鰭部，所述第一 鰭部之間的基底表面低于所述第一注入層，位于所述第一鰭部中剩余的第一注入層構(gòu)成第一防穿通層；

在所述第一鰭部之間形成隔離結(jié)構(gòu)，所述隔離結(jié)構(gòu)的表面高于所述第一防穿通層的頂部；

進(jìn)行退火工藝，以激活所述第一防穿通層。

可選的，向所述NMOS區(qū)域的基底內(nèi)注入第一防穿通離子的步驟包括：所述第一防穿通離子為P型離子，包括氟離子或二氟化硼。

可選的，進(jìn)行退火工藝的步驟之后，所述第一防穿通層中第一防穿通離子的摻雜濃度在1.0E18atom/cm3到5.0E19atom/cm3范圍內(nèi)。

可選的，刻蝕所述基底形成多個鰭部的步驟包括：多個所述鰭部還包括位于PMOS區(qū)域的第二鰭部；在所述第一鰭部之間形成隔離結(jié)構(gòu)的步驟還包括：在所述第二鰭部之間形成隔離結(jié)構(gòu)。

可選的，提供基底的步驟之后，刻蝕所述基底的步驟之前，所述形成方法還包括：向所述PMOS區(qū)域的基底內(nèi)注入第二防穿通離子，在所述PMOS區(qū)域的基底內(nèi)形成的第二注入層；刻蝕所述基底形成多個鰭部的步驟包括：所述第二鰭部之間的基底表面低于所述第二注入層，位于所述第二鰭部中剩余的第二注入層構(gòu)成第二防穿通層；在所述第二鰭部之間形成隔離結(jié)構(gòu)的步驟包括：所述隔離結(jié)構(gòu)的表面高于所述第二防穿通層頂部；進(jìn)行退火工藝的步驟包括：所述退火工藝還用于激活所述第二防穿通層。

可選的，在所述第二鰭部之間形成隔離結(jié)構(gòu)的步驟之后，進(jìn)行退火工藝的步驟之前，所述形成方法還包括：向所述PMOS區(qū)域的隔離結(jié)構(gòu)內(nèi)注入第二防穿通離子，并使所述第二防穿通離子擴散進(jìn)入所述第二鰭部，形成位于第二鰭部內(nèi)的第二防穿通層；進(jìn)行退火工藝的步驟包括：所述退火工藝還用于激活所述第二防穿通層。

可選的，向所述PMOS區(qū)域的隔離結(jié)構(gòu)內(nèi)注入第二防穿通離子的步驟包括：采用側(cè)向擴散注入工藝向所述PMOS區(qū)域的隔離結(jié)構(gòu)內(nèi)注入第二防穿通離子。

可選的，進(jìn)行退火工藝的步驟之后，所述第二防穿通層中第二防穿通離子的摻雜濃度在1.0E18atom/cm3到5.0E19atom/cm3范圍內(nèi)。

可選的，所述第二防穿通離子為N型離子，包括砷離子。

可選的，形成隔離結(jié)構(gòu)的步驟之后，進(jìn)行退火工藝的步驟之前，所述形成方法還包括：向所述NMOS區(qū)域的隔離結(jié)構(gòu)內(nèi)注入防擴散離子，并使所述防擴散離子進(jìn)入所述第一防穿通層，以防止所述第一防穿通離子擴散。

可選的，向所述NMOS區(qū)域的隔離結(jié)構(gòu)內(nèi)注入防擴散離子的步驟包括：所述防擴散離子包括碳離子和氮離子。

可選的，向所述NMOS區(qū)域的隔離結(jié)構(gòu)內(nèi)注入防擴散離子的步驟包括：采用復(fù)合離子注入工藝向所述NMOS區(qū)域的隔離結(jié)構(gòu)內(nèi)注入防擴散離子。

可選的，向所述NMOS區(qū)域的隔離結(jié)構(gòu)內(nèi)注入防擴散離子的步驟還包括：采用側(cè)向擴散注入工藝向所述NMOS區(qū)域的隔離結(jié)構(gòu)內(nèi)注入防擴散離子。

可選的，進(jìn)行退火工藝的步驟之后，所述第一防穿通層內(nèi)所述防擴散離子的摻雜濃度在1.0E19atom/cm3到5.0E20atom/cm3范圍內(nèi)。

可選的，形成隔離結(jié)構(gòu)的步驟包括：形成隔離材料層，所述隔離材料層頂部不低于所述鰭部頂部表面；回刻所述隔離材料層，使所述隔離結(jié)構(gòu)的頂部表面低于所述鰭部的頂部表面，以形成所述隔離結(jié)構(gòu)。

可選的，形成隔離材料層的步驟包括：采用流體化學(xué)氣相沉積工藝形成所述隔離材料層，包括：形成前驅(qū)層，所述前驅(qū)層的表面不低于所述鰭部頂部表面；通過退火工藝使所述前驅(qū)層固化，以形成所述隔離材料層。

可選的，通過退火工藝使所述前驅(qū)層固化的步驟包括：所述退火工藝為低溫退火工藝。

可選的，所述低溫退火工藝包括：所述退火溫度在500℃到600℃范圍內(nèi)，退火時間在20分鐘到40分鐘范圍內(nèi)。

可選的，進(jìn)行退火工藝的步驟之后，所述形成方法還包括：在所述第一鰭部內(nèi)形成第一閾值電壓調(diào)節(jié)層；所述第一閾值電壓調(diào)節(jié)層位于所述第一防穿通層正上方。

可選的，進(jìn)行退火工藝的步驟之后，所述形成方法還包括：在所述第二鰭部內(nèi)形成第二閾值電壓調(diào)節(jié)層；所述第二閾值電壓調(diào)節(jié)層位于所述第二防穿通層正上方。

與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點：

本發(fā)明在所述NMOS區(qū)域的基底內(nèi)直接注入第一防穿通離子以形成第一注入層，之后通過刻蝕基底形成多個鰭部，且位于NMOS區(qū)域的第一鰭部之間的基底表面低于所述第一注入層，位于所述第一鰭部中剩余的第一注入層構(gòu)成第一防穿通層，從而使第一防穿通離子主要分布在分離的第一鰭部內(nèi)，從而減少了第一防穿通離子的擴散，減少由于擴散而導(dǎo)致的第一防穿通離子的注入劑量損失，降低了第一防穿通離子擴散進(jìn)入PMOS區(qū)域的可能，從而提高所形成的半導(dǎo)體結(jié)構(gòu)的性能，提高制造半導(dǎo)體結(jié)構(gòu)的良品率。

本發(fā)明的可選方案中，還通過向NMOS區(qū)域的隔離結(jié)構(gòu)內(nèi)注入防擴散離子，并使所述防擴散離子進(jìn)入第一防穿通層，所述防擴散離子與第一防穿通層內(nèi)的第一防穿通離子結(jié)合，以形成自由能較低的團簇，從而抑制第一防穿通離子的擴散，進(jìn)而減少第一防穿通離子的注入劑量損失，降低第一防穿通離子擴散進(jìn)入PMOS區(qū)域的可能，而提高所形成半導(dǎo)體結(jié)構(gòu)的性能，提高制造半導(dǎo)體結(jié)構(gòu)的良品率。

本發(fā)明的可選方案中，還可以在形成鰭部的步驟之前向所述基底內(nèi)注入第二防穿通離子以形成第二注入層，之后通過刻蝕基底形成多個鰭部，且位于PMOS區(qū)域的第二鰭部之間的基底表面低于所述第二注入層，從而形成位于分立的第二鰭部內(nèi)的第二防穿通層，從而減少了從第二鰭部向外擴散的第二防穿通離子，減少了所述第二防穿通離子的注入劑量損失，降低了形成所述半導(dǎo)體結(jié)構(gòu)的成本，提高了制造良品率。

附圖說明

圖1至圖4是現(xiàn)有技術(shù)中一種半導(dǎo)體結(jié)構(gòu)形成方法各個步驟的結(jié)構(gòu)示意圖；

圖5至圖12是本發(fā)明所提供的半導(dǎo)體結(jié)構(gòu)形成方法一實施例各個步驟的結(jié)構(gòu)示意圖；

圖13至圖15是本發(fā)明所提供的半導(dǎo)體結(jié)構(gòu)形成方法另一實施例各個步驟的結(jié)構(gòu)示意圖。

具體實施方式

由背景技術(shù)可知，隨著半導(dǎo)體器件的尺寸不斷縮小，鰭式場效應(yīng)晶體管的制造工藝受到了挑戰(zhàn)，難以保證鰭式場效應(yīng)晶體管的性能穩(wěn)定。

現(xiàn)結(jié)合現(xiàn)有技術(shù)半導(dǎo)體結(jié)構(gòu)的形成過程分析其穩(wěn)定性問題的原因：

經(jīng)過研究發(fā)現(xiàn)，隨著用于形成鰭式場效應(yīng)晶體管的鰭部尺寸不斷縮小，形成于鰭部內(nèi)的源區(qū)和漏區(qū)底部容易發(fā)生底部穿通(punch through)現(xiàn)象，即所述源區(qū)和漏區(qū)的底部之間發(fā)生穿通，在所述源區(qū)和漏區(qū)的底部產(chǎn)生漏電流。為了克服所述底部穿通現(xiàn)象，一種方法是在鰭部內(nèi)進(jìn)行防穿通注入，在所述源區(qū)和漏區(qū)底部之間的區(qū)域內(nèi)注入反型離子，以隔離源區(qū)和漏區(qū)底部。

參考圖1至圖4，示出了現(xiàn)有技術(shù)中一種半導(dǎo)體結(jié)構(gòu)形成方法各個步驟的結(jié)構(gòu)示意圖。

參考圖1，提供基底10，所述基底10包括相鄰的第一區(qū)域10a和第二區(qū)域10b。所述基底表面形成有鰭部11，所述基底10和鰭部11表面形成有隔離材料膜12。

參考圖2，回刻所述隔離材料膜12，使所述隔離材料膜12表面低于所述鰭部11的頂部表面，以形成隔離結(jié)構(gòu)13。

參考圖3，分別對所述第一區(qū)域10a的隔離結(jié)構(gòu)13a和所述第二區(qū)域的隔離結(jié)構(gòu)13b進(jìn)行側(cè)向離子注入。

當(dāng)?shù)谝粎^(qū)域10a用于形成NMOS晶體管、第二區(qū)域10b用于形成PMOS晶體管時，向第一區(qū)域10a中注入的離子為P型離子，向第二區(qū)域10b中注入的離子為N型離子，其中N型離子包括硼離子。

參考圖4，進(jìn)行退火工藝，使對所述第一區(qū)域10a的隔離結(jié)構(gòu)13a和所述第二區(qū)域的隔離結(jié)構(gòu)13b內(nèi)的摻雜離子分別擴散進(jìn)入第一區(qū)域10a的鰭部11a和第二區(qū)域10b的鰭部11b。分別在第一區(qū)域10a和第二區(qū)域10b內(nèi)形成防穿通層。

實際工藝中，由于硼離子容易發(fā)生擴散，因此在對第一區(qū)域10a進(jìn)行離子注入的劑量較大。但是大劑量的離子注入后，經(jīng)退火工藝，在第一區(qū)域10a內(nèi)形成防穿通層的離子不但會擴散至第一區(qū)域10a內(nèi)的鰭部11a內(nèi)，還會擴散至第二區(qū)域10b內(nèi)的鰭部11b內(nèi)(如圖4所示)。從而影響第二區(qū)域10b所形成半導(dǎo)體結(jié)構(gòu)的性能，影響所形成晶體管的性能。

為解決所述技術(shù)問題，本發(fā)明提供一種半導(dǎo)體結(jié)構(gòu)的形成方法，包括：

提供基底，所述基底包括相鄰的NMOS區(qū)域和PMOS區(qū)域；向所述NMOS區(qū)域的基底內(nèi)注入第一防穿通離子，在所述NMOS區(qū)域的基底內(nèi)形成第一注入層；刻蝕所述基底形成多個鰭部，包括位于NMOS區(qū)域的第一鰭部，所述第一鰭部之間的基底表面低于所述第一注入層，位于所述第一鰭部中剩余的第一注入層構(gòu)成第一防穿通層；在所述第一鰭部之間形成隔離結(jié)構(gòu)，所述隔離結(jié)構(gòu)的表面高于所述第一防穿通層的頂部；進(jìn)行退火工藝，以激活所述第一防穿通層。

本發(fā)明在所述NMOS區(qū)域的基底內(nèi)直接注入第一防穿通離子以形成第一注入層，之后通過刻蝕基底形成多個鰭部，且位于NMOS區(qū)域的第一鰭部之間的基底表面低于所述第一注入層，位于所述第一鰭部中剩余的第一注入層構(gòu)成第一防穿通層，從而使第一防穿通離子主要分布在分離的第一鰭部內(nèi)，從而減少了第一防穿通離子的擴散，減少由于擴散而導(dǎo)致的第一防穿通離子的注入劑量損失，降低了第一防穿通離子擴散進(jìn)入PMOS區(qū)域的可能，從而提高所形成的半導(dǎo)體結(jié)構(gòu)的性能，提高制造半導(dǎo)體結(jié)構(gòu)的良品率。

為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施例做詳細(xì)的說明。

參考圖5至圖12，示出了本發(fā)明所提供的半導(dǎo)體結(jié)構(gòu)形成方法一實施例各個步驟的結(jié)構(gòu)示意圖。

參考圖5，提供基底100，所述基底100包括相鄰的NMOS區(qū)域100n和PMOS區(qū)域100p。

所述NMOS區(qū)域100n后續(xù)用于形成NMOS晶體管，所述PMOS區(qū)域100p用于形成PMOS晶體管。

所述基底100用于后續(xù)工藝提供平臺，以及刻蝕形成鰭部。所述基底100的材料可以選自單晶硅、多晶硅或者非晶硅；所述基底100也可以選自硅、鍺、砷化鎵或硅鍺化合物；所述基底100還可以是其他半導(dǎo)體材料，本發(fā)明對此不做任何限制。本實施例中所述基底100材料為硅。

在本發(fā)明的其他實施例中，所述基底還可以選自具有外延層或外延層上硅結(jié)構(gòu)。具體的，所述基底包括襯底以及位于所述襯底表面的半導(dǎo)體層。所述半導(dǎo)體層可以采用選擇性外延沉積工藝形成于所述襯底表面。所述襯底可以為硅襯底、鍺硅襯底、碳化硅襯底、絕緣體上硅襯底、絕緣體上鍺襯底、玻璃襯底或者III-V族化合物襯底，例如氮化鎵襯底或者砷化鎵襯底等；所述半導(dǎo)體層的材料為硅、鍺、碳化硅或硅鍺等。所述襯底和半導(dǎo)體層的選擇均不受限制，能夠選取適于工藝需求或易于集成的襯底、以及適于形成鰭部的材料。而且所述半導(dǎo)體層的厚度能夠通過對外延工藝的控制，從而精確控制所形成鰭部的高度。

需要說明的是，本實施例中，所述基底100表面還形成有氧化層(圖中中未示出)，以保護所述基底100。

繼續(xù)參考圖5，向所述NMOS區(qū)域的基底100n內(nèi)注入第一防穿通離子，在所述NMOS區(qū)域的基底100n內(nèi)形成第一注入層110a。

所述第一注入層110a后續(xù)用于形成第一防穿通層。本實施例中，所述NMOS區(qū)域后續(xù)用于形成NMOS晶體管，因此所述第一防穿通離子為P型離子。具體的，所述第一防穿通離子包括硼離子或二氟化硼。

具體的，由所述第一注入層110a形成的第一防穿通層需位于后續(xù)形成的源區(qū)或者漏區(qū)的下方，因此，向所述NMOS區(qū)域的基底100n內(nèi)注入第一防穿通離子的工藝參數(shù)為：注入離子包括硼離子，注入能量在5KeV到12KeV范圍內(nèi)，注入劑量為1.0E13atom/cm²到1.5E14atom/cm²，注入角度在7°到10°范圍內(nèi)，所述注入角度為注入方向與所述基底100表面法線之間的夾角。

結(jié)合參考圖6，刻蝕所述基底100，形成多個鰭部包括位于NMOS區(qū)域的第一鰭部，所述第一鰭部之間的基底100表面低于所述第一注入層110a，位于所述第一鰭部101n中剩余的第一注入層110a構(gòu)成第一防穿通層110n。

本實施例中，所述多個鰭部還包括：位于PMOS區(qū)域的第二鰭部101p。

具體的，在所述基底100內(nèi)形成多個鰭的步驟包括：在所述基底100表面形成圖形化的掩膜層102，所述掩膜層102用于定義多個所述鰭部的位置和尺寸；以所述掩膜層102為掩膜，刻蝕所述基底100，去除部分厚度的基底100形成所述多個鰭部，包括：位于NMOS區(qū)域的第一鰭部101n以及位于PMOS區(qū)域的第二鰭部101p。

需要說明的是，本實施例中，刻蝕后在所述第一鰭部101n和所述第二鰭部101p的頂部表面均覆蓋有掩膜層102，所述掩膜層102在形成所述第一鰭部101n和所述第二鰭部101p的過程中充當(dāng)刻蝕掩膜，而且所述掩膜層102還能夠在后續(xù)工藝過程中起到保護所述第一鰭部101n和所述第二鰭部101p頂部表面的作用。在本發(fā)明其他實施例中，所述第一鰭部和所述第二鰭部的頂部也能夠不具有掩膜層，本發(fā)明對是否覆蓋所述掩膜層不做限制。

本實施例中，相鄰第一鰭部101n和第二鰭部101p之間的距離在50納米到80納米范圍內(nèi)。

形成圖形化的掩膜層102的步驟包括：在所述基底100表面形成掩膜材料層；在所述掩膜材料層表面形成圖形化層；以所述圖形化層為掩膜刻蝕所述掩膜材料層直至露出所述基底100表面為止，形成圖形化的所述掩膜層102。

本實施例中，所述圖形化層為圖形化的光刻膠層，可以通過涂布工藝和光刻工藝形成。在本發(fā)明的其他實施例中，為了縮小所述第一鰭部101n、所述第二鰭部101p的尺寸，以及第一鰭部101n和第二鰭部101p之間的距離，所述圖形化層還可以采用多重圖形化掩膜工藝形成。具體的，所述多重圖形化掩膜工藝包括：自對準(zhǔn)雙重圖形化(Self-aligned Double Patterned，SaDP)工藝、自對準(zhǔn)三重圖形化(Self-aligned Triple Patterned)工藝、或自對準(zhǔn)四重圖形化(Self-aligned Double Double Patterned，SaDDP)工藝。

進(jìn)一步，如圖6所示，所述第一鰭部101n之間基底100的表面低于所述第一注入層110a的底部，位于所述第一鰭部101n中剩余的第一注入層110a構(gòu)成第一防穿通層110n。

所述第一防穿通層110n能夠與后續(xù)在所述NMOS區(qū)域100n內(nèi)形成的源 區(qū)和漏區(qū)構(gòu)成PN結(jié)，在所述源區(qū)和漏區(qū)之間形成反向隔離，以提高所述源區(qū)和漏區(qū)之間的穿通電壓，從而防止所述源區(qū)和漏區(qū)底部發(fā)生穿通。

本實施例中，由于所述第一防穿通層110n分布于分立的第一鰭部101n內(nèi)，而且NMOS區(qū)域100n和PMOS區(qū)域100p之間形成有溝槽實現(xiàn)隔離，減少了由所述第一鰭部101n向外擴散的所述第一防穿通離子，減少了第一防穿通離子的注入劑量損失，降低了第一防穿通離子擴散進(jìn)入PMOS區(qū)域的可能。

參考圖7和圖8，在所述第一鰭部101n之間形成隔離結(jié)構(gòu)103r，所述隔離結(jié)構(gòu)103r的表面高于所述第一防穿通層110n的頂部。

本實施例中，在所述第一鰭部101n之間形成隔離結(jié)構(gòu)103r的步驟還包括：在所述第二鰭部101p之間形成隔離結(jié)構(gòu)103r。

需要說明的是，在形成第一鰭部101a和第二鰭部101b的過程中，被刻蝕的基底100表面存在損傷或微小的凹凸不平的現(xiàn)象，為對所述基底100表面的損傷或凹凸不平進(jìn)行修復(fù)，以改善所形成的半導(dǎo)體結(jié)構(gòu)的性能，本實施例中，在形成第一鰭部101a和第二鰭部101b的步驟之后，所述形成方法還包括：在所述基底100、第一鰭部101a和第二鰭部101b表面形成修復(fù)氧化層(Liner oxide)(圖中未示出)。所述修復(fù)氧化層還可以圓滑所述基底100、第一鰭部101a以及第二鰭部102a表面的尖角，并充當(dāng)所述隔離結(jié)構(gòu)103r與所述基底100、第一鰭部101a以及第二鰭部102a之間的緩沖層，以減小晶格失配。具體的，可以通過化學(xué)氣相沉積或熱氧化的方式形成所述修復(fù)氧化層。

但是在本發(fā)明的其他實施例中，也可以不形成所述修復(fù)氧化層，而直接對形成第一鰭部101n和第二鰭部101p后的基底進(jìn)行退火處理，本發(fā)明對此不做限制。

具體的，形成所述隔離結(jié)構(gòu)103r的步驟包括：

參考圖7，首先形成隔離材料層103，所述隔離材料層103頂部不低于所述鰭部頂部表面。

所述隔離材料層103用于形成隔離結(jié)構(gòu)。本實施例中，所述隔離材料層103填充于所述第一鰭部101n和第二鰭部101p之間，且覆蓋所述第一鰭部101n和所述第二鰭部101p的頂部表面。

所述隔離結(jié)構(gòu)的材料可以為氧化物，因此，所述隔離材料層103的材料也為氧化物。本實施例中，由于相鄰第一鰭部101n和第二鰭部101p之間的距離在50納米到80納米范圍內(nèi)，因此相鄰第一鰭部101n和第二鰭部101p之間的寬深比較大，為了使所形成的隔離材料層103能夠充分填充相鄰第一鰭部101n和第二鰭部101p之間，本實施例中采用流體化學(xué)氣相沉積工藝(Flowable Chemical Vapor Deposition,FCVD)形成所述隔離材料層103。

具體的，采用流體化學(xué)氣相沉積工藝形成所述隔離材料層103的步驟包括：形成前驅(qū)層，所述前驅(qū)層表面不低于所述鰭部頂部表面。所述前驅(qū)層為流體狀態(tài)。本實施例中，所述前驅(qū)層的表面高于所述第一鰭部101n和所述第二鰭部101p的頂部表面。

本實施例中，所述前驅(qū)層的材料為含硅的可流動材料，所述可流動材料能夠為含Si-H鍵、Si-N鍵以及Si-O鍵中一種或多種聚合物的聚合體。所述前驅(qū)層的形成工藝參數(shù)包括：工藝溫度為60℃～70℃，本實施例中為65℃。

由于所述前驅(qū)層為流體狀態(tài)，因此所述前驅(qū)層能夠充分填充所述第一鰭部101n和第二鰭部101p之間，使后續(xù)形成的隔離結(jié)構(gòu)能夠填充所述第一鰭部101n和第二鰭部101p之間。之后，再通過退火工藝使所述前驅(qū)層固化，以形成所述隔離材料層103。本實施例中，所述隔離材料層103還覆蓋所述第一鰭部101n和所述第二鰭部101p的頂部表面。

在所述退火工藝中，退火的溫度過高，容易驅(qū)使剩余的所述第一注入層110a內(nèi)摻雜的第一防穿通離子向隔離材料層103中擴散，而導(dǎo)致注入劑量流失。因此通過退火工藝使所述前驅(qū)層固化的步驟包括：所述退火工藝為低溫退火工藝。具體的，所述低溫退火工藝包括：所述退火溫度在500℃到600℃范圍內(nèi)，退火時間在20分鐘到40分鐘范圍內(nèi)。

需要說明的是，在形成所述隔離材料層103的步驟之后，所述形成方法還包括：對所述隔離材料層103進(jìn)行平坦化處理，以提供平整的后續(xù)工藝平臺。具體的，可以通過化學(xué)機械研磨的方式對所述隔離材料層103進(jìn)行平坦化。

結(jié)合參考圖8，回刻所述隔離材料層103，使所述隔離材料層103的頂部 表面低于所述鰭部的頂部表面，以形成所述隔離結(jié)構(gòu)103r。

所述隔離結(jié)構(gòu)103r位于第一鰭部101n和第二鰭部101p之間，且位于第一鰭部101n之間的隔離結(jié)構(gòu)103r的表面高于所述第一防穿通層110n的頂部。

所述隔離結(jié)構(gòu)103r用于實現(xiàn)半導(dǎo)體結(jié)構(gòu)之間的電隔離。具體的，通過回刻工藝使所述隔離結(jié)構(gòu)103r的頂部低于所述第一鰭部101n和所述第二鰭部101p頂部表面，以露出所述第一鰭部101n和所述第二鰭部101p的側(cè)面，使后續(xù)形成的柵極結(jié)構(gòu)能夠覆蓋所述第一鰭部101n和第二鰭部101p的側(cè)壁表面。

本實施例中，采用各向同性干法刻蝕方式回刻所述隔離材料層103，以減少所述第一鰭部101n和所述第二鰭部101p側(cè)壁的損傷。具體的，所述各項同性干法刻蝕工藝的刻蝕氣體包括NH₃和NF₃。其中，NH₃和NF₃用于刻蝕氧化硅材料，同時不會損傷硅材料，因此能夠在刻蝕隔離材料層103的同時，減少對第一鰭部101n和第二鰭部101p側(cè)壁的損傷。而且NH₃和NF₃對氧化硅和氮化硅的刻蝕選擇性較高，能夠在刻蝕隔離材料層103的同時，盡量減少對掩膜層102的損傷，從而保證了所述掩膜層102對所述第一鰭部101n和第二鰭部101p頂部的保護能力。

在另一實施例中，也可以采用濕法刻蝕工藝回刻所述隔離材料層103。采用濕法刻蝕工藝也能夠減少對第一鰭部101n和第二鰭部101p表面的損傷。

參考圖9至圖11，進(jìn)行退火工藝，以激活所述第一防穿通層。

本實施例中，參考圖9，在所述第二鰭部101p之間形成隔離結(jié)構(gòu)103r的步驟之后，進(jìn)行退火工藝的步驟之前，所述形成方法還包括：向所述PMOS區(qū)域的隔離結(jié)構(gòu)103r內(nèi)注入第二防穿通離子，并使所述第二防穿通離子擴散進(jìn)入所述第二鰭部101p，形成位于第二鰭部101p內(nèi)的第二防穿通層110p。

具體的，向所述第二區(qū)域100p的隔離結(jié)構(gòu)103r內(nèi)注入第二防穿通離子，使所述第二防穿通離子擴散進(jìn)入所述第二鰭部101p，形成位于所述第二鰭部101p內(nèi)的第二防穿通層110p。

類似的，所述第二防穿通層110p能夠與后續(xù)在所述第二鰭部101p內(nèi)形成的源區(qū)和漏區(qū)構(gòu)成PN結(jié)，從而防止所述源區(qū)和漏區(qū)底部發(fā)生穿通。本實施 例中，所述第二鰭部101p后續(xù)用于形成PMOS晶體管，因此所述第二防穿通離子為N型離子。具體的，所述第二防穿通離子包括砷離子。

本實施例中，采用側(cè)向擴散注入工藝(Lateral straggle IMP)向所述PMOS區(qū)域的隔離結(jié)構(gòu)內(nèi)注入第二防穿通離子，以使所述第二防穿通離子擴散進(jìn)入所述第二鰭部101p，在所述第二鰭部101p內(nèi)形成第二防穿通層110p。

具體的，所述第二防穿通層110p需位于后續(xù)在所述第二鰭部101p內(nèi)形成的源區(qū)和漏區(qū)的下方，因此側(cè)向擴散注入工藝向所述PMOS區(qū)域的隔離結(jié)構(gòu)內(nèi)注入第二防穿通離子的工藝參數(shù)為：工藝氣體包括砷離子，注入能量在70KeV到110KeV，注入劑量在5.0E12atom/cm²到7.0E13atom/cm²范圍內(nèi)，注入角度在7°到10°范圍內(nèi)，所述注入角度為注入方向與所述基底100表面法線之間的夾角。

參考圖10，為了進(jìn)一步抑制所述第一防穿通離子的擴散，本實施例中，形成隔離結(jié)構(gòu)103r的步驟之后，進(jìn)行退火工藝的步驟之前，所述形成方法還包括：向所述NMOS區(qū)域100n的隔離結(jié)構(gòu)103r內(nèi)注入防擴散離子，并使所述防擴散離子進(jìn)入所述第一防穿通層110n，以防止所述第一防穿通離子擴散。

所述防擴散離子能夠與所述第一防穿通層110n內(nèi)的第一防穿通離子結(jié)合，以形成自由能更低的團簇，從而能夠進(jìn)一步減少第一防穿通離子的擴散，進(jìn)而減少第一防穿通離子的注入劑量損失，降低第一防穿通離子擴散進(jìn)入PMOS區(qū)域100p的可能，從而提高了所形成半導(dǎo)體結(jié)構(gòu)的性能，提高制造半導(dǎo)體結(jié)構(gòu)的良品率。

具體的，所述防擴散離子包括碳離子和氮離子，可以通過復(fù)合注入工藝向所述NMOS區(qū)域100n的隔離結(jié)構(gòu)103r內(nèi)注入所述防擴散離子。

此外，為了使所述防擴散離子能夠進(jìn)入所述第一防穿通層110n，能夠與第一防穿通離子結(jié)合，向所述NMOS區(qū)域100n的隔離結(jié)構(gòu)103r內(nèi)注入防擴散離子的步驟還包括：采用側(cè)向擴散注入工藝向所述NMOS區(qū)域100n的隔離結(jié)構(gòu)103r內(nèi)注入防擴散離子。

具體的，所述側(cè)向擴散注入工藝向所述NMOS區(qū)域100n的隔離結(jié)構(gòu)103r內(nèi)注入防擴散離子的工藝參數(shù)為：工藝氣體包括碳離子和氮離子，注入能量 在8KeV到20KeV范圍內(nèi)，注入劑量在1.5E15atom/cm²到4.5E15atom/cm²范圍內(nèi)，注入角度為0°，所述注入角度為注入方向與所述基底100表面法線之間的夾角。

參考圖11，進(jìn)行退火工藝，以激活所述第一防穿通層110n。

經(jīng)過所述退火工藝后，所述第一防穿通層110n內(nèi)的第一防穿通離子弛豫至晶格位，從而實現(xiàn)激活，使所述第一防穿通層110n能夠與后續(xù)形成于第一鰭部101n內(nèi)的源區(qū)和漏區(qū)構(gòu)成PN結(jié)，從而實現(xiàn)防穿通功能。

本實施例中，所述退火工藝還能夠使所述第二防穿通層110p內(nèi)的第二防穿通離子弛豫至晶格位，以實現(xiàn)激活，使所述第二防穿通層110p能夠與后續(xù)形成于第二鰭部101p內(nèi)的源區(qū)和漏區(qū)構(gòu)成PN結(jié)，實現(xiàn)防穿通功能。

具體的，所述退火工藝可以是爐管退火、快速退火或尖峰退火。本實施例中，所述退火工藝的退火溫度在900℃到1000℃范圍內(nèi)，退火時間在10秒到20秒范圍內(nèi)。

在退火工藝的步驟之后，所述第一防穿通層中第一防穿通離子的摻雜濃度為1.0E18atom/cm³到5.0E19atom/cm³范圍內(nèi)；所述第二防穿通層中第二防穿通離子的摻雜濃度為1.0E18atom/cm³到5.0E19atom/cm³范圍內(nèi)。

需要說明的是，退火工藝還可以使所述防擴散離子弛豫，從而使所述防擴散離子在所述第一鰭部內(nèi)分布更均勻，更有利于所述防擴散離子與所述第一防穿通離子結(jié)合以抑制所述第一防穿通離子。所以進(jìn)行退火工藝的步驟之后，所述第一防穿通層內(nèi)所述防擴散離子的摻雜濃度為1.0E19atom/cm³到5.0E20atom/cm³范圍內(nèi)。

參考圖12，在退火工藝的步驟之后，所述形成方法還可以包括：在所述第一鰭部101n內(nèi)形成第一閾值電壓調(diào)節(jié)層105n。本實施例中，所述形成方法還包括：在所述第二鰭部101p內(nèi)形成第二閾值電壓調(diào)節(jié)層105p。

本實施例中，位于所述NMOS區(qū)域的第一鰭部101n用于形成NMOS晶體管，位于所述PMOS區(qū)域的第二鰭部101p用于形成PMOS晶體管，因此通過向所述第一鰭部101n內(nèi)注入N型離子，向所述第二鰭部101p注入P型離子，從而分別在所述第一鰭部101n和第二鰭部101p內(nèi)形成第一閾值電壓 調(diào)節(jié)層105n和第二閾值電壓調(diào)節(jié)層105p。

所述閾值電壓調(diào)節(jié)層用于調(diào)整所形成鰭式場效應(yīng)晶體管的閾值電壓，其摻雜類型與防穿通層的摻雜類型相反，與所形成的鰭式場效應(yīng)晶體管的類型和具體性能相關(guān)。

具體的，所述第一閾值電壓調(diào)節(jié)層105n位于所述第一防穿通層110n正上方，從而使后續(xù)在所述第一閾值電壓調(diào)節(jié)層105n內(nèi)形成的所述NMOS晶體管的源區(qū)和漏區(qū)能夠與所述第一防穿通層110n構(gòu)成PN結(jié)，以避免所述源漏穿通現(xiàn)象的出現(xiàn)；所述第二閾值電壓調(diào)節(jié)層105p位于所述第二防穿通層110p的正上方，從而使后續(xù)在所述第二閾值電壓調(diào)節(jié)層105p內(nèi)形成的所述PMOS晶體管的源區(qū)和漏區(qū)能夠與所述第二防穿通層110p構(gòu)成PN結(jié)，以避免所述源區(qū)和所述漏區(qū)發(fā)生穿通。

需要說明的是，本實施例中，所述第一鰭部101n和所述第二鰭部101p頂部表面覆蓋有掩膜層102，因此在進(jìn)行退火工藝的步驟之后，在進(jìn)行閾值電壓調(diào)節(jié)注入的步驟之前，所述形成方法還包括去除所述掩膜層102。具體的，可以通過濕法刻蝕或者灰化工藝去除所述掩膜層102，以露出所述第一鰭部101a和所述第二鰭部101b頂部的表面。

參考圖13至圖15，示出了本發(fā)明所提供的半導(dǎo)體結(jié)構(gòu)形成方法另一實施例各個步驟的結(jié)構(gòu)示意圖。

本實施例與前述實施例的相同之處不再贅述，本實施例與前述實施例不同之處在于，本實施例中，在提供基底的步驟之后，刻蝕所述基底的步驟之前，所述形成方法還包括：向所述PMOS區(qū)域的基底內(nèi)注入第二防穿通離子，在所述PMOS區(qū)域的基底內(nèi)形成的第二注入層。

具體的，參考圖13，提供基底200，所述基底200包括相鄰的NMOS區(qū)域200n和PMOS區(qū)域200p。

所述NMOS區(qū)域200n后續(xù)用于形成NMOS晶體管，所述PMOS區(qū)域200p后續(xù)用于形成PMOS晶體管。

之后，向NMOS區(qū)域的基底200n內(nèi)注入第一防穿通離子，在所述NMOS區(qū)域的基底200內(nèi)形成第一注入層210a。

本實施例中，所述形成方法還包括：向所述PMOS區(qū)域的基底200p內(nèi)注入第二防穿通離子，在所述PMOS區(qū)域的基底200p內(nèi)形成第二注入層210b。

所述第一注入層210a用于形成第一防穿通層，所述第二注入層210b用于形成第二防穿通層。本實施例中，所述NMOS區(qū)域后續(xù)用于形成NMOS晶體管，所述PMOS區(qū)域后續(xù)用于形成PMOS晶體管。因此所述第一防穿通離子為P型離子，具體的，所述第一防穿通離子包括硼離子或二氟化硼；所述第二防穿通離子為N型離子，具體的，所述第二防穿通離子包括砷離子。

結(jié)合參考圖14，刻蝕所述基底200形成多個鰭部，包括位于NMOS區(qū)域200n的第一鰭部201n，所述第一鰭部201n之間的基底200表面低于所述第一注入層210a，位于所述第一鰭部201n中剩余的第一注入層210a構(gòu)成第一防穿通層210n。

多個所述鰭部還包括位于PMOS區(qū)域200p的第二鰭部201p。且所述第二鰭部201p之間的基底200表面低于所述第二注入層210b，位于所述第二鰭部201p中剩余的第二注入層210b構(gòu)成第二防穿通層210p。

所述第二防穿通層210p分布于分離的第二鰭部201p內(nèi)，因此減少了從第二鰭部201p內(nèi)向外擴散的第二防穿通離子，減少了第二防穿通離子的注入劑量損失，降低了形成所述半導(dǎo)體結(jié)構(gòu)的成本，提高了制造良品率。

參考圖15，在形成所述第一鰭部201n和第二鰭部201p的步驟之后，形成位于第一鰭部201n和第二鰭部201p之間的隔離結(jié)構(gòu)203r。本實施例中，所述隔離結(jié)構(gòu)203r的表面高于所述第二防穿通層210p頂部。

之后并通過退火工藝激活所述第一防穿通層210n和所述第二防穿通層201p。接著，再在所述第一鰭部201n內(nèi)形成第一閾值電壓調(diào)節(jié)層205n，在所述第二鰭部201p內(nèi)形成第二閾值電壓調(diào)節(jié)層205p。

具體實施方式與前述實施例相同，本發(fā)明在此不再贅述。

綜上，本發(fā)明在所述NMOS區(qū)域的基底內(nèi)直接注入第一防穿通離子以形成第一注入層，之后通過刻蝕基底形成多個鰭部，且位于NMOS區(qū)域的第一鰭部之間的基底表面低于所述第一注入層，位于所述第一鰭部中剩余的第一注入層構(gòu)成第一防穿通層，從而使第一防穿通離子主要分布在分離的第一鰭 部內(nèi)，從而減少了第一防穿通離子的擴散，減少由于擴散而導(dǎo)致的第一防穿通離子的注入劑量損失，降低了第一防穿通離子擴散進(jìn)入PMOS區(qū)域的可能，從而提高所形成的半導(dǎo)體結(jié)構(gòu)的性能，提高制造半導(dǎo)體結(jié)構(gòu)的良品率。而且本發(fā)明的可選方案中，還通過向NMOS區(qū)域的隔離結(jié)構(gòu)內(nèi)注入防擴散離子，并使所述防擴散離子進(jìn)入第一防穿通層，所述防擴散離子與第一防穿通層內(nèi)的第一防穿通離子結(jié)合，以形成自由能較低的團簇，從而抑制第一防穿通離子的擴散，進(jìn)而減少第一防穿通離子的注入劑量損失，降低第一防穿通離子擴散進(jìn)入PMOS區(qū)域的可能，而提高所形成半導(dǎo)體結(jié)構(gòu)的性能，提高制造半導(dǎo)體結(jié)構(gòu)的良品率。此外本發(fā)明的可選方案中，還可以在形成鰭部的步驟之前向所述基底內(nèi)注入第二防穿通離子以形成第二注入層，之后通過刻蝕基底形成多個鰭部，且位于PMOS區(qū)域的第二鰭部之間的基底表面低于所述第二注入層，從而形成位于分立的第二鰭部內(nèi)的第二防穿通層，從而減少了從第二鰭部向外擴散的第二防穿通離子，減少了所述第二防穿通離子的注入劑量損失，降低了形成所述半導(dǎo)體結(jié)構(gòu)的成本，提高了制造良品率。

雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。